(12)发明专利申请
(10)申请公布号 CN 110599979 A(43)申请公布日 2019.12.20
(21)申请号 201910932014.X(22)申请日 2019.09.29
(71)申请人 南京中电熊猫平板显示科技有限公
司
地址 210033 江苏省南京市栖霞区南京液
晶谷天佑路7号
申请人 南京中电熊猫液晶显示科技有限公
司
南京华东电子信息科技股份有限公司(72)发明人 王怀佩 (51)Int.Cl.
G09G 3/36(2006.01)
权利要求书2页 说明书4页 附图2页
(54)发明名称
栅极驱动电路及栅极驱动方法及显示装置(57)摘要
本发明公开了一种栅极驱动电路，包括N级电路单元，第n级电路单元包括上下拉控制模块、
第n级电路上下拉模块、维持模块以及清空模块；
单元的上下拉模块接收第一时钟信号，并将栅极扫描信号输出至栅极扫描信号线；第n级电路单元的上下拉控制模块输入前级时钟信号和第n-1级电路单元的栅极扫描信号，所述前级时钟信号作为级传信号。本发明能够避免上一级电路在非扫描阶段电位维持受到影响，同时也避免了栅极扫描信号控制级传对电路性能产生的影响。
CN 110599979 ACN 110599979 A
权 利 要 求 书
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1.一种栅极驱动电路，包括N(N为大于1的正整数)级电路单元，其特征在于：第n(1≦n≦N,且n是正整数)级电路单元包括上下拉控制模块、上下拉模块、维持模块以及清空模块；第n级电路单元的上下拉控制模块、上下拉模块、维持模块以及清空模块相连接于上拉控制节点；第n级电路单元的维持模块以及清空模块输入恒压低电平；第n级电路单元的上下拉模块、维持模块以及清空模块相连接于第n级电路单元的栅极扫描信号线；栅极扫描信号线输出栅极扫描信号；
第n级电路单元的上下拉模块接收第一时钟信号，并将栅极扫描信号输出至栅极扫描信号线；第n级电路单元的上下拉控制模块输入前级时钟信号和第n-1级电路单元的栅极扫描信号，所述前级时钟信号作为级传信号。
2.根据权利要求1所述的栅极驱动电路，其特征在于，第n级电路单元的所述上下拉控制模块具体包括第一晶体管和第十一晶体管；
所述第一晶体管的控制端输入前级时钟信号，所述第一晶体管的第一通路端连接至上拉控制节点，第一晶体管的第二通路端连接至第十一晶体管的第二通路端；
第十一晶体管的控制端输入第n-1级电路单元的栅极扫描信号，第十一晶体管的第一通路端与第一晶体管的控制端相连接并输入前级时钟信号，第十一晶体管的第二通路端与第一晶体管的第二通路端相连接并连接至清空模块。
3.根据权利要求1所述的栅极驱动电路，其特征在于，第n级电路单元的上下拉模块包括：
第十晶体管，所述第十晶体管的控制端连接至上拉控制节点，所述第十晶体管的第一通路端输入时钟信号，所述第十晶体管的第二通路端通过栅极扫描信号线输出栅极扫描信号。
4.根据权利要求1所述的栅极驱动电路，其特征在于，第n级电路单元的维持模块包括第五晶体管、第六晶体管和第十三晶体管；
所述第五晶体管的控制端和第一通路端相连接并输入恒压高电平，所述第五晶体管的第二通路端与第六晶体管的第一通路端连接至第十三晶体管的控制端；
所述第六晶体管的控制端连接至上拉控制节点，所述第六晶体管的第二通路端输入恒压低电平；
所述第十三晶体管的第一通路端连接至第n级电路单元的栅极扫描信号线，所述第十三晶体管的第二通路端输入恒压低电平。
5.根据权利要求1所述的栅极驱动电路，其特征在于，第n级电路单元的清空模块包括第一清空模块和第二清空模块；
所述第一清空模块包括第三晶体管和第四晶体管，所述第三晶体管的控制端输入清空信号，所述第三晶体管的第一通路端连接至上拉控制节点，所述第三晶体管的第二通路端输入恒压低电平；所述第四晶体管的控制端输入启动信号，所述第四晶体管的第一通路端连接至上拉控制节点，所述第四晶体管的第二通路端输入恒压低电平；
所述第二清空模块包括第二晶体管，所述第二晶体管的控制端输入清空信号，所述第二晶体管的第一通路端连接至第n级电路单元的栅极扫描信号线，所述第二晶体管的第二通路端输入恒压低电平。
6.根据权利要求5所述的栅极驱动电路，其特征在于，第n级电路单元的清空模块还包
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CN 110599979 A
权 利 要 求 书
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括第三清空模块；
所述第三清空模块包括第九晶体管；所述第九晶体管的控制端输入第n+2级电路单元的栅极扫描信号，所述第九晶体管的第一通路端连接至上下拉控制模块，所述第九晶体管的第二通路端输入恒压低电平。
7.一种显示装置，其特征在于：包括权利要求1-6任一项所述的栅极驱动电路。8.一种栅极驱动方法，其特征在于，适用于上述权利要求1-6任一项所述的栅极驱动电路。
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CN 110599979 A
说 明 书
栅极驱动电路及栅极驱动方法及显示装置
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技术领域
[0001]本发明涉及液晶显示领域，尤其涉及栅极驱动电路及栅极驱动方法及显示装置。背景技术
[0002]GDM技术已经广泛应用于液晶显示器中，目前已被采用的一款GDM电路架构如图1所示，包含上下拉控制模块、上下拉模块、清空模块以及维持模块。[0003]这类型GDM电路中，上下拉控制模块，常用栅极扫描信号Gn信号作为级传信号。电路预充时刻，采用Gn信号进行级传，而Gn信号容易受电路以及显示区其他信号线干扰，这样会影响电路性能；电路清除时刻，采用将该级上拉控制节点netA点的电位直接释放到上一级电路的栅极扫描信号线，这样会影响上一级电路非扫描时刻的电位维持，对电路维持产生负面影响。
发明内容
[0004]为解决上述技术问题，本发明提供一种栅极驱动电路及栅极驱动方法及显示装置。
[0005]本发明提供的技术方案如下：
[0006]本发明公开了一种栅极驱动电路，包括N(N为大于1的正整数)级电路单元，第n(1≦n≦N,且n是正整数)级电路单元包括上下拉控制模块、上下拉模块、维持模块以及清空模块；第n级电路单元的上下拉控制模块、上下拉模块、维持模块以及清空模块相连接于上拉控制节点；第n级电路单元的维持模块以及清空模块输入恒压低电平；第n级电路单元的上下拉模块、维持模块以及清空模块相连接于第n级电路单元的栅极扫描信号线；栅极扫描信号线输出栅极扫描信号；[0007]第n级电路单元的上下拉模块接收第一时钟信号，并将栅极扫描信号输出至栅极扫描信号线；第n级电路单元的上下拉控制模块输入前级时钟信号和第n-1级电路单元的栅极扫描信号，所述前级时钟信号作为级传信号。[0008]优选的，第n级电路单元的所述上下拉控制模块具体包括第一晶体管和第十一晶体管；
[0009]所述第一晶体管的控制端输入前级时钟信号，所述第一晶体管的第一通路端连接至上拉控制节点，第一晶体管的第二通路端连接至第十一晶体管的第二通路端；[0010]第十一晶体管的控制端输入第n-1级电路单元的栅极扫描信号，第十一晶体管的第一通路端与第一晶体管的控制端相连接并输入前级时钟信号，第十一晶体管的第二通路端与第一晶体管的第二通路端相连接并连接至清空模块。[0011]优选的，第n级电路单元的上下拉模块包括：[0012]第十晶体管，所述第十晶体管的控制端连接至上拉控制节点，所述第十晶体管的第一通路端输入时钟信号，所述第十晶体管的第二通路端通过栅极扫描信号线输出栅极扫描信号。
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CN 110599979 A[0013]
说 明 书
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优选的，第n级电路单元的维持模块包括第五晶体管、第六晶体管和第十三晶体
管；
所述第五晶体管的控制端和第一通路端相连接并输入恒压高电平，所述第五晶体
管的第二通路端与第六晶体管的第一通路端连接至第十三晶体管的控制端；[0015]所述第六晶体管的控制端连接至上拉控制节点，所述第六晶体管的第二通路端输入恒压低电平；
[0016]所述第十三晶体管的第一通路端连接至第n级电路单元的栅极扫描信号线，所述第十三晶体管的第二通路端输入恒压低电平。[0017]优选的，第n级电路单元的清空模块包括第一清空模块和第二清空模块；[0018]所述第一清空模块包括第三晶体管和第四晶体管，所述第三晶体管的控制端输入清空信号，所述第三晶体管的第一通路端连接至上拉控制节点，所述第三晶体管的第二通路端输入恒压低电平；所述第四晶体管的控制端输入启动信号，所述第四晶体管的第一通路端连接至上拉控制节点，所述第四晶体管的第二通路端输入恒压低电平；[0019]所述第二清空模块包括第二晶体管，所述第二晶体管的控制端输入清空信号，所述第二晶体管的第一通路端连接至第n级电路单元的栅极扫描信号线，所述第二晶体管的第二通路端输入恒压低电平。[0020]优选的，第n级电路单元的清空模块还包括第三清空模块；[0021]所述第三清空模块包括第九晶体管；所述第九晶体管的控制端输入第n+2级电路单元的栅极扫描信号，所述第九晶体管的第一通路端连接至上下拉控制模块，所述第九晶体管的第二通路端输入恒压低电平。[0022]本发明还公开了一种显示装置，包括所述的栅极驱动电路。[0023]本发明还公开了一种栅极驱动方法，适用于上述栅极驱动电路。[0024]与现有技术相比，本发明能够带来以下一项有益效果：[0025]1、在上下拉控制模块中，新增加一颗TFT，栅极扫描信号只负责新增TFT的开闭，时钟信号控制电路的级传，保证上拉控制节点netA的信号不会干扰上一级栅极扫描信号，主要目的是避免上一级电路在非扫描阶段电位维持受到影响，而影响GDM电路的性能，同时也避免了栅极扫描信号控制级传对电路性能产生的影响；[0026]2、同时新增清空模块，用来消除上一级电路非扫描时刻的电位维持不受该级上拉控制节点netA点电位影响。
附图说明
[0027]下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明予以进一步说明。
[0028]图1为现有技术GDM电路示意图；
[0029]图2为本发明一种栅极驱动电路的示意图；
[0030]图3为本发明一种栅极驱动电路的电路波形示意图。
具体实施方式
[0031]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明
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[0014]
CN 110599979 A
说 明 书
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本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。[0032]为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
[0033]图2所示为本发明一种栅极驱动电路的示意图，如图2所示，一种栅极驱动电路，包括N(N为大于1的正整数)级电路单元，第n(1≦n≦N,且n是正整数)级电路单元包括上下拉控制模块01、上下拉模块02、维持模块03以及清空模块；第n级电路单元的上下拉控制模块01、上下拉模块02、维持模块03以及清空模块相连接于上拉控制节点netA；第n级电路单元的维持模块03以及清空模块输入恒压低电平VSS；第n级电路单元的上下拉模块01、维持模块03以及清空模块相连接于第n级电路单元的栅极扫描信号线；栅极扫描信号线输出栅极扫描信号Gn；[0034]第n级电路单元的上下拉模块02接收第一时钟信号CKm，并将栅极扫描信号Gn输出至栅极扫描信号线；第n级电路单元的上下拉控制模块01输入前级时钟信号CKm-1和第n-1级电路单元的栅极扫描信号Gn-1，所述前级时钟信号CKm-1作为级传信号。[0035]第n级电路单元的所述上下拉控制模块01具体包括第一晶体管M1和第十一晶体管M1A；
[0036]所述第一晶体管M1的控制端输入前级时钟信号CKm-1，所述第一晶体管M1的第一通路端连接至上拉控制节点netAn，第一晶体管M1的第二通路端连接至第十一晶体管M1A的第二通路端；[0037]第十一晶体管M1A的控制端输入第n-1级电路单元的栅极扫描信号Gn-1，若该级电路单元为首级电路单元，则第十一晶体管M1A的控制端输入GSP启动信号；第十一晶体管M1A的第一通路端与第一晶体管M1的控制端相连接并输入前级时钟信号CKm-1，第十一晶体管M1A的第二通路端与第一晶体管M1的第二通路端相连接并连接至清空模块。[0038]第n级电路单元的上下拉模块02包括：[0039]第十晶体管M10，所述第十晶体管M10的控制端连接至上拉控制节点netAn，所述第十晶体管M10的第一通路端输入时钟信号CKm，所述第十晶体管M10的第二通路端通过栅极扫描信号线输出栅极扫描信号Gn。
[0040]第n级电路单元的维持模块03包括第五晶体管M5、第六晶体管M6和第十三晶体管M13；
[0041]所述第五晶体管M5的控制端和第一通路端相连接并输入恒压高电平VGH，所述第五晶体管M5的第二通路端与第六晶体管M6的第一通路端连接至第十三晶体管M13的控制端；
[0042]所述第六晶体管M6的控制端连接至上拉控制节点netAn，所述第六晶体管M6的第二通路端输入恒压低电平VSS；
[0043]所述第十三晶体管M13的第一通路端连接至第n级电路单元的栅极扫描信号线Gn，所述第十三晶体管M13的第二通路端输入恒压低电平VSS。
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CN 110599979 A[0044]
说 明 书
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第n级电路单元的清空模块包括第一清空模块041和第二清空模块042；
[0045]所述第一清空模块041包括第三晶体管M3，所述第三晶体管M3的控制端输入清空信号CLR，所述第三晶体管M3的第一通路端连接至上拉控制节点netAn，所述第三晶体管M3的第二通路端输入恒压低电平VSS；所述第四晶体管M4的控制端输入启动信号GSP，若该级电路单元为前两级电路单元，则所述第四晶体管M4的控制端输入恒压低电平VSS；所述第四晶体管M4的第一通路端连接至上拉控制节点netAn，所述第四晶体管M4的第二通路端输入恒压低电平VSS；
[0046]所述第二清空模块042包括第二晶体管M2，所述第二晶体管M2的控制端输入清空信号CLR，所述第二晶体管M2的第一通路端连接至第n级电路单元的栅极扫描信号线，所述第二晶体管M2的第二通路端输入恒压低电平VSS。[0047]第n级电路单元的清空模块还包括第三清空模块043；所述第三清空模块043包括第九晶体管M9；所述第九晶体管M9的控制端输入第n+2级电路单元的栅极扫描信号Gn+2，所述第九晶体管M9的第一通路端连接至上下拉控制模块01，所述第九晶体管M9的第二通路端输入恒压低电平VSS。
[0048]本发明上下拉控制模块01中新增加一颗TFT，即第十一晶体管M1A，栅极扫描信号只负责第十一晶体管M1A的开闭，时钟信号CKm控制电路的级传，保证上拉控制节点netA的信号不会干扰上一级栅极扫描信号，主要目的是避免上一级电路在非扫描阶段电位维持受到影响，而影响GDM电路的性能，同时也避免了栅极扫描信号控制级传对电路性能产生的影响，同时通过新增第九晶体管M9来消除上一级电路非扫描时刻的电位，不受该级上拉控制节点netA点电位影响。
[0049]图3为发明一种栅极驱动电路的电路波形示意图，如图中椭圆标示所示，电路开始扫描工作，当第n+1级netA点开始变为低电位时，若用栅极信号Gn作为级传信号时，通过第一晶体管M1会对第n级的栅极信号Gn进行干扰，使得该级栅极信号在非扫描阶段出现凸波，本发明中栅极信号Gn不作为直接的级传信号，因此在第n+1级的netA点电位有变化时，不会影响到第n级的栅极输出信号。
[0050]本发明还公开一种显示装置，包括所述的栅极驱动电路。[0051]本发明还公开一种栅极驱动方法，适用于上述栅极驱动电路。[0052]应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
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CN 110599979 A
说 明 书 附 图
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图1
图2
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CN 110599979 A
说 明 书 附 图
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图3
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