湖北大学物电学院 EＤA课程设计报告(论文)
题目：多功能数字钟设计
专业班级: 14微电子科学与工程 姓 名： 黄山 时 间： 2016年１2月20日 指导教师: 万美琳 卢仕
完成日期： 2015年 12月 20日
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多功能数字钟设计任务书
1． 设计目的与要求
了解多功能数字钟的工作原理,加深利用EＤＡ技术实现数字系统的理解 ２.设计内容
1, 能正常走时,时分秒各占2个数码管,时分秒之间用小时个位和分钟个位所在数码管的小数点隔开；
2,ﻩ能用按键调时调分；
3，ﻩ能整点报时,到达整点时，蜂鸣器响一秒； 4, 拓展功能：秒表,闹钟,闹钟可调 3．编写设计报告
写出设计的全过程，附上有关资料和图纸,有心得体会。 4．答辩
在规定时间内，完成叙述并回答问题。
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目录
加粗居中)
（空一行)
（四号仿宋_GB23１2
1 引言 ………………………………………………………………………………
１
2 总体设计方案 ……………………………………………………………………
１
2.1 设计思路 ………………………………………………………………………
１
2.2总体设计框图 ……………………………………………………………2 3设计原理分析 ………………………………………………………………3 3．1分频器 …………………………………………………………………………4 3.２计时器和时间调节…….……………………………………………………4 ３
.3
秒
表
模
块…………………………………………………………………………5
3.４状态机模块…………………………………………………………………6 ３.5数码管显示模块…………………………………………………………………７
3.6顶层模块……………………………………………………………8 ３
．
7
管
脚
绑
定
和
顶
层
原
理
图…………………………………………………………9
４ 总结与体会 ……………………………………………………………………１
1
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ﻬ多功能电子表
摘要： 本EＤA课程主要利用QuartusII软件Verｉlog语言的基本运用设计一个多功能数字钟
，进行试验设计和软件仿真调试,分别实现时分秒计时,闹钟闹铃,时分手动较时,时分秒清零,时间保持和整点报时等多种基本功能
关键词: Verilog语言， 多功能数字钟，数码管显示;
1 引言
QuartuｓII是Ａｌtｅrａ公司的综合性PLD/ＦPGA开发软件，支持原理图、ＶＨDL、ＶerilogＨDL以及ＡHDＬ(Altera Haｒdware Deｓcription Ｌaｎguage)等多种设计输入形式，内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLＤ设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易;电路结构清楚，功能一目了然
2 总体设计方案
2．1 设计思路
根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分,计时部分，按键调时部分，数码管显示部分,蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用
２.2 总体设计框图 计时器
秒表 晶振 分频器 状态机 蜂鸣器 数码管 3 设计原理分析
3.1 分频器
分频模块：将２0Mhz晶振分频为１hz,100ｈz,１００0ｈz分别用于计数模块,秒表模块，状态机模块
moduｌe oclk(CLK,ocｌｋ，rsｔ,clk_10,clｋ_1０0); input CLＫ,rｓｔ;
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outｐut ｏclk,clk_10,clk_１00； reg [3２:０]cnt,ｃnｔ1,cnt2; ｒeｇ ｏclk,cｌk＿10,cｌk_１00;
alwａys＠(poseｄｇe ＣLK ｏr negedｇe ｒｓt) bｅｇin if(!rｓt） begiｎ cnt<=0; oclk＜＝0; end elsｅ
ｉｆ（cnt<1０000-1） cnt<=cnt+1; eｌse begｉn cnｔ<=0; oｃlk=～oclk; endﻩ
eｎd
alwayｓ@(pｏseｄｇe ＣLK begin iｆ(!rst) begｉn cnt1＜=0; clｋ_10<=0; eｎd elsｅ
if（cｎt1<=1０000０0０-1) cnｔ1＜=cｎt1＋1; ｅｌsｅ bｅｇin cnt1<＝0;
ｃｌk_10<=~cｌk＿１0； enｄ
or nｅgedgｅ--
sｔ） ｒ --
end
always＠(posedge CＬK ｏr negeｄｇe rｓt) beｇｉn if（!ｒst) bｅgin cnt2<＝0; cｌｋ_1００<=0; end elsｅ
if(ｃnt2＜１0００00－１) ｃnt２＜＝ｃnt2+1; else bｅgin cnt２<＝0;
clｋ_100=～cｌk_100; endﻩ end endｍodｕle
３.２计时器和时间调节
计时模块：检测pｏsedｇe clk_10 并进行计数，同时能调时调分， 最后是整点报时部分
modulｅ cｎi(clk＿10,ｒst,tｉaoshｉ,tｉaofen，ｇｅ,shi,bai,qｉaｎ,wan,shiwan,ｂee);
input clk_10,rsｔ,tiaosｈｉ,tｉaofｅn;
oｕｔpｕt reg[３:０]ge,sｈi，baｉ,qian,wａｎ,shiwan,bee; aｌwaｙｓ＠(ｐｏｓｅｄge clk_10 or negeｄge rsｔ) begin ﻩiｆ(！rst）
ｂeｇiｎ ﻩｇe<=０; ﻩshｉ<=0;
bai<＝０; wan<=0;
--
ﻩqian<＝０;
ﻩ
--
ﻩshiwan<=0; end ﻩ else ﻩbegiｎ
ﻩif((!tｉaofｅｎ)&＆(bai＜9）)
bai<＝bａi+1; else begｉn
ｉf(（!ｔiaofeｎ)＆&(ｑiａn<５））
ﻩbegiｎ baｉ<=０;qian<=qｉaｎ+1;end iｆ((！tiaｏshi)＆＆(wan<9）) ｗan<=ｗan+1; elｓe begｉn
iｆ((！tiａosｈi）&&(shｉwａn<2))
ｂegin ｗaｎ<=0；sｈｉｗaｎ<=shiwan+１;end ｅlse beｇin
if（（sｈiwan==2）&&(ｗan＝＝４))
begｉn ge<＝０;shi＜=０；bai<＝0;ｑian<=0;wan＜＝0;shiwan<=0;end iｆ(ｇｅ<９) ge<=ge+１; elsｅ ｂeｇiｎ ge＜=0; if(sｈｉ＜5) ｓhｉ＜=ｓhi+1; elｓe begｉn sｈｉ＜＝0； if(bai<９) bai<＝bai+1; ｅlsｅ beｇin ｂai<=0; if(qian<５) ｑｉan<＝qｉaｎ+1;
--
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else begin
qian<=0; iｆ(ｗａn<3） wan<=wａn+1; ｅlse
bｅgin wan<=0；
shiｗan<=shｉwan+１;
ﻩ iｆ（ｓhiwan<2) ﻩ elｓe ﻩ shiwan<＝0； enｄ enｄ endﻩ ｅnｄ end eｎd enｄ
aｌwaｙs@（posedgｅ ｃlk＿10） bｅgin
iｆ((ge＝=0)＆&(shi＝=0)&&(ｂａｉ＝=０)&&(qｉan＝=0）） ｂee=0; elｓe bee=1； enｄ endmodule
3.3秒表模块
与计时部分类似,总体思想是调整进制和提高信号频率，如下
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end ｅnｄ
end
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module miａｏbｉao(cｌｋ_1００,tｍ,m６，m５,m４,m３，m2,ｍ１); input tｍ,clk＿10０;
output m6,ｍ5,m４，m3,m2,m1； reg ［3:0] ｍ6,m5，m4,m3，m2,m1； always@(posedge clk_１00 ) bｅｇin ｉf (ｔm) begin m6<=０; m5<=０; ﻩ ｍ4<＝0;
m３<＝0; m２<=０;
ｍ1<=0; ﻩenｄ eｌse ｂegin if(m1＜9） ｍ1<=ｍ１+１; ｅｌｓe begｉn ﻩ ｍ1<=０; if(m2<9)
ｍ2＜=m2+１;
ﻩ eｌsｅ ﻩ ｂegin ﻩ m2＜＝0;
ﻩｉf（m３＜9) ﻩ m3＜＝m3+1; ﻩﻩelｓe ﻩﻩ beｇｉn ﻩ m３<=0; ﻩ if(m4<9)
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m４<＝ｍ４+1; begin ﻩiｆ(m５<９）
ﻩ else
ﻩ ｍ4<＝0;
ﻩ ﻩm５<=m５+1; ﻩﻩﻩelsｅ ﻩ
ﻩ beｇin if（m6<9) else ｍ6<=０； ｅnd ﻩﻩ ｍ5<=０;
ﻩﻩ m6＜=ｍ6+１; ﻩ ﻩ ﻩ
ﻩ end ﻩ end ﻩ end enｄ enｄ ﻩeｎｄ ﻩendmoduｌe ３.4状态机模块
一般通过逻辑抽象，得出状态转换图,状态化简，状态分配，用三段式写法入下
mｏdule ｓtate（clk1k,rsｔ,tm,ｎｕm,wela,ge,ｓhi，bai,qiaｎ，wan,shiwan,m6,m5，m4,ｍ３，m2,m１);
inｐut cｌk１k,rst,tm,ｇe,shｉ，bai,qian，wａn,ｓhiｗａn，m6，ｍ5，m4,m3,m2,m１;
ｏutｐｕｔ ｎｕｍ,wela；
ﻩwirｅ ［3:0]ge,sｈｉ,bａi,qian,waｎ,ｓｈiwan,m6，m５，m4，m3,m2,m1; ﻩreｇ [３:0]ｎｕm； ﻩｒｅg [5:0]wela;
ﻩrｅｇ [3:0]cuｒreｎｔ_ｓtate,ｎeｘt_state； pａｒaｍｅｔer［3:0]Ｄ１=1；
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pａrａｍeter[３:0]D２=2;
ﻩparameter[3:0]D３=3; ﻩｐａraｍeteｒ[3:０]D４=４; ﻩｐａramｅtｅr[3:０］Ｄ5=5； ﻩpaｒａmeｔer［３:０］D6＝６; ﻩｐarameter[3:０]Ｄ01=7;
ﻩpａramｅｔｅｒ［3:０］D02＝8;
parａmeteｒ[3:０］D０3＝9; ﻩparamｅteｒ[3:0]D０4=10; ﻩｐaramｅtｅｒ［3:０]D05=11; ﻩparamｅｔer［3:０]Ｄ0６=12;
alｗaｙs@（posedge clk1k ｏｒ negｅdｇe rst) bｅgｉｎ
ﻩ if（!rst)
ﻩ ﻩ ｃｕｒｒｅｎt_sｔaｔe<=D1； ﻩ elｓe
ﻩ curreｎｔ_statｅ<＝nexｔ_staｔe;
ｅndﻩ
aｌwaｙs@(curreｎt_staｔｅ )
ﻩ beｇin ﻩ if(tｍ==0) ﻩ beｇiｎ
caｓe(cuｒｒeｎt＿statｅ) D1: begin num=m1;
weｌa=6'b１11１10； ﻩ ｉf（clk1k）
ﻩ nexｔ_stａｔe=D０１; ﻩ ｅlse
ｎｅｘt_state=D1; ﻩend
D0１： bｅｇiｎ
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ｎｕｍ=12; ﻩ wela=6'ｂ１1１１1０１； if（cｌｋ1ｋ) neｘt_state=D2; ｅlｓe ﻩ ｎeｘt_statｅ=D01;
ﻩｅｎd
D2: begｉn nｕｍ=m2；
wela=6'ｂ11１1０1; ﻩ ｉf（ｃlk1k) ﻩ nｅxｔ＿staｔｅ=D02;
eｌsｅ
ﻩ neｘt_sｔate=D2； ﻩﻩｅｎd D０2: ｂeｇin ｎum=12;
ﻩ ｗｅｌa＝6'b１１1011; if(ｃlk1k)
ｎｅｘt_sｔatｅ=D3; ﻩ ｅlse
neｘｔ_ｓtatｅ=D０2;
end
ﻩD３: begｉn ｎum=ｍ3; ﻩ weｌa=6＇b１110１1;
ｉｆ(ｃlk1k) ﻩ nｅxt_ｓtaｔｅ=Ｄ03; ﻩ ｅlse
ﻩ ｎｅxｔ_sｔａte＝D3;
ｅnd
--
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D03:
begin ｎｕm=12; ﻩ welａ=6'b1１0111; if(ｃlｋ1k) ﻩ ｎext_state=D4;
ｅlse ﻩ nexｔ_sｔaｔe＝Ｄ0３;
end
D4:
beｇｉn num=m4； wela=6'b110１11; if（cｌｋ1k） ﻩ nｅxt_stａｔe＝D04;
elｓe
ﻩ next_ｓｔaｔｅ=D4; ﻩ enｄ ﻩＤ04: begｉｎ num＝12； ﻩ weｌa=6'b10１1１１; ｉf(clｋ1k）
next_state=Ｄ5;
ﻩ ｅlsｅ
ﻩ ｎｅｘt_ｓｔａｔe=D0４； ﻩeｎd ﻩD5: begｉn num＝m5; ｗela＝6'ｂ１0１111; if(cｌｋ1k)
nexｔ_ｓtatｅ=D６；
elｓe
--
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ﻩ next＿ｓtａte=Ｄ05;
end
ﻩD05: ｂeｇiｎ ｎum=1２; ﻩ wela=6＇ｂ0１111１; ｉf（clk1k) nｅxt_ｓtaｔe＝D6;
elｓe
ﻩ nｅxt＿stａｔe=D０5； ﻩ ｅnｄ D6: begiｎ num=m6;
ﻩ wｅlａ＝6＇b0111１1； ﻩ if(clk1k)
ﻩ nｅｘｔ_staｔe＝D０６; else
ｎｅｘｔ_staｔｅ=Ｄ６; ﻩﻩend
D06:
begin ｎum=12; welａ＝6'b11111０；
if（cｌk1k)
ﻩ neｘｔ＿stａｔe=Ｄ1； ﻩ ｅlse
ﻩ ｎｅxt＿ｓtate=Ｄ06; ﻩﻩend ﻩ
enｄcasｅ
end
ﻩ ﻩeｌse
begin
--
--
cａse（curｒent_ｓtate)
D1：ｂegin nuｍ=ge;weｌa=6'b11111０;
neｘt_ｓtａｔｅ=D０1;
ﻩ ｉf(clk1ｋ) ﻩﻩ else
ｎｅｘt_stａｔe=D１;
eｎd
ﻩ Ｄ01:beｇin num=15；weｌa＝６'b111101; ﻩ if（cｌk1k） ﻩ ﻩ
ﻩ nｅxt_statｅ＝D2;
nｅxt_statｅ=Ｄ０１；
ﻩ ﻩﻩ else ﻩﻩ end
D２:bｅｇiｎ ｎum=ｓｈi；welａ=6'ｂ11１10１； ﻩ if(clk1k） ﻩﻩﻩﻩ nｅxt＿staｔe＝D02;
ﻩ
else ﻩnexｔ_ｓtate＝D2;
ﻩﻩ
ﻩ end
ﻩD0２:ｂegiｎ num=1５;ｗela＝6＇b１11011;
if(clk1ｋ） ﻩ
ﻩ neｘt＿ｓtatｅ=D３； ﻩﻩ ｅlse
ﻩ next_staｔe=D0２;
ﻩ end
ﻩﻩD3:begｉｎ ｎum＝ｂａi;wela=6'b11101１; ﻩ
ｉf(clk1k）
nexｔ_ｓtaｔｅ=Ｄ０3; else
ﻩ
ﻩﻩﻩﻩ next_state＝D3； ﻩﻩ end
ﻩ Ｄ0３：bｅgin ｎum=1５；ｗｅla＝6＇b１１0111；
ｉf（clk1k) ﻩ
ｎext_state=Ｄ4;
--
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ﻩﻩ eｌｓe ﻩeｎd
ﻩ ﻩﻩ next_staｔｅ=D0３;
ﻩﻩＤ４:beｇin num=qiaｎ；wela＝6'b１10111； ﻩﻩ if(clk1k)
ﻩ ｎext_staｔｅ=D04; ﻩ nｅｘt_ｓtatｅ=D4;
ﻩ ﻩ
ｅｌse
ﻩ ｅnd
ﻩ Ｄ0４：begｉｎ nｕm=１5;wｅｌa＝６'b10１11１;
ﻩ ｉｆ(ｃlk1k） ﻩ
eｌse
ﻩ ﻩﻩ next_sｔate=D5; ﻩﻩ ﻩ ｎeｘt_ｓtate＝D０4; ﻩﻩ eｎd
ﻩﻩD５:begiｎ nｕm=wan;ｗela＝６'b101111; if（clk1k） ﻩ ﻩ next_ｓtatｅ=D０5;
ﻩ ｅlse
ﻩﻩ ｎext_state=Ｄ５; ﻩ ﻩ eｎd
ﻩ D0５:bｅgｉn num=１5;wela=6'ｂ０111１１； ﻩ if(cｌk1k) ﻩ ﻩﻩ neｘt_statｅ=D６; ﻩ ﻩ
ﻩ eｌｓe
ﻩﻩ neｘｔ_stａte=Ｄ0５;
enｄ
ﻩD6:bｅｇｉn ｎum＝shiwaｎ;wｅｌa＝6'b0１1１11; ﻩ iｆ(clk1k)
ﻩﻩ ｅlｓｅ ｅｎd
D06:begin nuｍ＝１5;ｗeｌa=6'b11１110;
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ﻩﻩ ﻩ next_ｓｔａte=D06; ﻩﻩﻩ nexｔ_state=D６;
--
ﻩ if(cｌｋ1k) ﻩ ﻩ ﻩ
nexｔ＿statｅ=D1; ﻩﻩ ｅlse
nexｔ_statｅ=D０６; eｎd
defａｕlt: nｅxt＿ｓtaｔe=D1； end enｄ
ｅｎdcaｓｅ
endmoｄule
3．5数码管显示模块
ｍodｕle SEG７(nｕm,wela,ＳEG); input [３：0］nuｍ； inpuｔ [５：0]wela;ﻩ oｕtput SEG; reg [７:0]ＳEＧ； alwａys@(ｎｕm)
begin
if(（wela==６'b１1１01１)||(wｅla=＝6'b101１11)） begin
ﻩ ｃase(ｎum)
ﻩ ０：SＥG=8＇b01０0０000; ﻩﻩ １:SＥG=8'b0１11１001； ﻩﻩ ２:SEG＝８'ｂ0010010０； ﻩ 3:SEＧ=8＇b０0110000；
4:SEG=8'b０001１00１;
ﻩﻩ 5:SEG=８'b0０0１００１０; ６:SＥG=8'b00000010; 7:SEG=８'b０1111000; 8:SEＧ＝8'b０0０００00０； ９：SEG=8'b00０11０00;
ﻩ defauｌt:SEG =8'ｂ11111１11; eｎｄcase
ﻩ end
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ﻩ elｓe ﻩ begin
ｃase（nｕm）
ﻩ 0：ＳEG＝8'b１1000０00;
１:SEG＝8'b11111０0１； 2:SEG=8＇b10１0０１00;
ﻩﻩ 3:SＥG=8'ｂ１01１00０0; ﻩ 4：SEG=8'b1００１1001; ﻩﻩ 5:SEG＝8＇b1０010010;
６：SEG=8＇b１０００0010; 7:SEG=8＇b11１１１０00; 8：SEＧ＝８＇b1０0０0000; 9：ＳEG＝8'b10011０0０；
ｄｅfａult:ＳEG ＝8'b111１１11１; endcasｅ end end ﻩ
ｅndmodulｅ 3．6顶层模块
所有模块通过元件例化进顶层模块
ｍｏdulｅ cloｃｋ(ｔm，clk,rsｔ,tiaoshi,tiaofen,wｅla,SEG,bee）; ｉｎpuｔ ｃlk,ｒsｔ,tiaｏｓhi，tｉaofen,ｔm; ｏutput [５:0]wｅｌａ; ouｔput [7:0]ＳEG; oｕｔput bee; ｗirｅ net１; wｉｒe neｔ9; wire ｎｅt１0; ｗｉre [３:０]nｅt2; wｉre ［3:０]nｅｔ3; wiｒｅ [３:0]net4; wire ［３：0]net５; wｉｒe ［3:0]neｔ６； wｉrｅ ［３:0]ｎet7;
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wｉrｅ [３:0］net８;
wirｅ [3：0]m6，ｍ５，m４，ｍ３,m2,ｍ１；
oclk ｕ1(.CＬK(clk)，.oclｋ(ｎet1),.ｒst（rst)，．ｃlk_10（nｅｔ9)，．clｋ_１0０(neｔ10))；
sｔａte u2(．cｌk1k（net1),.rst(ｒｓｔ),.num（nｅt２),．tｍ(tｍ),.weｌa(welａ),.ge(neｔ3),.shi（nｅt4),.baｉ(neｔ5)，.qian(ｎet6),.wａｎ(net7),.sｈiwaｎ(nｅt８),．m6(m６)，．ｍ5(m5)，.ｍ4(m4）,.m3（ｍ3),.m2（ｍ２),．ｍ1（m1）)；
SＥG７ u3(.num(net2),．welａ(wela)，.SEＧ(ＳEG));
cｎi u4(.cｌk＿10(nｅｔ9),.ｒst(rｓt）,.tiaｏsｈi(tiaoｓhi)，.tiaoｆｅn(tiaofen)，.ge(net3)，.shi(ｎeｔ４),．ｂａi(ｎet５),.qｉan(net6),.wan(net7),.sｈiwan(neｔ8）,.bee(ｂee));
ﻩｍｉaobiaｏ ｕ5(.tm(tｍ),.cｌk_100(ｎet10）,.m６(m6）,.m5(m５),.m4(ｍ4），.m3(m3)，．m2(ｍ２）,．m1（m１));
ﻩeｎｄmoｄｕle 3.7管脚绑定和顶层原理
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4总结与体会
通过学习,我对多功能数字钟已经有过一定的了解,对于程序，不断的调试仿真过程是必不可少的，无论多么仔细的编程，思路上的漏洞总是存在的,并且会完全体现在实验结果上，在不断的调试仿真过程中,许多问题的暴露使得我们不仅对数字电路原理有了更加深刻的了解也使我们对QｕartusII平台的使用规则有了更多的了解。在经过了这一切之后，实现创新功能就会变得不再那么困难。
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