直接序列扩频与QPSK调制的FPGA设计与实现

直接序列扩频与QPSK调制的FPGA设计与实现

齐雪明，王莹

北京邮电大学电信工程学院，北京（100876）

E-mail: qxm1123@gmail.com

摘 要：扩频频谱通信技术因为其优良性能目前得到广泛应用，其系统的特点是占用频带宽度远远大于要传输的原始信号的带宽，且与原始信号带宽无关。本文设计了一种直接序列扩频的结构，采用m序列作为扩频序列，最后通过硬件描述语言Verilog HDL在QuartusII上实现了其仿真模型，具有一定的实用价值。 关键词：扩频，FPGA，Verilog HDL

1. 扩频通信技术的原理

扩频通信传输信息所用信号的带宽远大于信息本身的带宽。除此以外，扩频通信还具有如下特征: 它是一种数字传输方式； 带宽的展宽是利用与被传信息无关的函数(扩频函数)对被传信息进行调制实现的；在接收端使用相同的扩频函数对扩频信号进行相关解调，还原出被传信息。

扩频通信的理论基础是，根据香农定理

C＝W×log2[1+(S/N)]

为了提高信息的传输速率C，可以从两种途径实现，即加大带宽W或提高信噪比S/N。换句话说，当信号的传输速率C一定时，信号带宽W和信噪比S/N是可以互换的，即增加信号带宽可以降低对信噪比的要求。当带宽增加到一定程度，允许信噪比进一步降低，有用信号功率接近噪声功率甚至淹没在噪声之下也是可能的。扩频通信就是用宽带传输技术来换取信噪比上的好处，这就是扩频通信的基本思想和理论依据。具体的复杂的公式推导请见参考文献[1]。

2. 扩频通信系统的模型

扩频通信系统的简单的模型如图1所示。在这个模型中发送端简化为调制和扩频，接收端简化为解扩和解调。在发送端，基带信号的频谱通过调制搬移到适合在信道传输的频率范围，再通过扩频将信号的频带展宽，从而提高系统的性能；而在接收端采用与发送端完全相同的扩频码进行相关解扩，再通过解调将其频谱搬回到原来基带信号的频率范围。 调制 扩频 PN码信道 解扩 PN码解调 输出

图1 简单的扩频通信系统模型

3. 扩频模块的设计

3.1 m序列发生器的设计

直接序列扩频技术的原理是将要传送的信息经过伪随机序列编码后对载波进行调制。

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因为伪随机序列的速率（也称码片速率）远远大于要传送的信息的速率，所以，已调制的信号的频谱宽度将大于要传送信息的频谱宽度。考虑到系统的性能和带宽要求，在此选择15阶的伪随机序列。

可以用作扩频序列的伪随机序列有很多种，如m序列、Gold序列、M序列等[2]，但是出于系统简化和提高系统性能的考虑，在此采用m序列。

m序列，又称为最大长度线性反馈移位寄存器序列，其优点是：游程分布类似随机序列的游程分布，即0游程和1游程各占一半；有良好的自相关特性，即自相关序列为二值序列，且其自相关峰远大于其它部分。其缺点是互相关函数是多值的，没有尖锐的二值特性，但是，在本系统中m序列不用于做地址码、不用来区分不同用户，所以这个缺点不影响系统的性能。

由于m序列的周期为

P＝2n－1

所以，若想得到15阶的扩频码，则需要n＝4的m序列，即满足要求的m序列发生器的寄表示为二进制数是(010011)2。存器个数为4个，查表可知该m序列发生器的反馈系数为(23)8，由这个反馈系数可构建出m序列发生器的原理图，如图2所示。

D1 D2 D3 D4 m序列

图2 m序列发生器的原理图

3.2扩频模块的实现

扩频模块由4位移位寄存器模块和两个异或门组成。其结构如图3所示。

m序列发生器 扩频后的数据输出

输入数据

图3 扩频模块的组成原理框图

其中，m序列发生器由4位移位寄存器模块和一个异或门按照图2的原理连接而成，从而产生一个周期为15的m序列作为扩频序列。

由于数据经过串/并转换模块分成i、q两路输出，因此每一路都需要一个扩频模块对该路进行扩频。i、q两路输出的数据分别与i、q两路的扩频模块的数据输入端相连，使数据和m序列发生器产生的序列相异或，从而同时完成i、q两路的扩频。

3.3扩频模块的仿真结果

在QuartusII上进行编译后生成扩频模块的符号文件如图4所示，在QuartusII上运行扩

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频模块的仿真结果如图5所示。其中，clk、clr、和data为输入信号，out为输出信号。

clk为该模块的工作时钟输入信号，因为它决定了产生m序列的4位移位寄存器模块的移位速率，所以经该扩频模块扩频后的序列的码片速率在数值上与clk的频率值相等。为与整个系统实际工作情况相吻合，在此将clk信号设置成频率为14.4MHz的时钟信号。

clr为清零信号，用于模块开始工作时的初始化。

图4 扩频模块的符号文件

data是数据输入信号，在系统中应与串/并转换模块的输出端相连，但是在此为了便于地测试扩频模块的性能，将输入数据data设置为全1，则输出端out输出的数据就是周期为15的m序列的循环，正如图5所示，说明该模块工作正常，并完成了扩频的要求。

图5 扩频模块的仿真结果

4. 串/并转换模块的设计

4.1 I/Q基带调制引入的原因

经过信道编码后的数据只有经过调制，形成适合于传输的信号才能发射出去。为了使频带效率最大，高频谱效率的CDMA信道调制技术要求在相位正交的两个载波上同时发送。正交调制在扩频通信中极为重要，它对某些类型的干扰不敏感。因此，本设计中采用QPSK调制方式。

用正弦波对基带信息数据进行调制的部分由硬件来实现，此处为简化硬件实现的复杂度，首先对数据进行分路，将串行的数据分为i和q两路，即I/Q基带调制，为后续的硬件调制做好准备。在此，I/Q基带调制的功能通过串/并转换模块来实现。

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4.2串/并转换模块的实现

串/并转换模块由四个子模块相互连接而成：2位移位寄存器模块、二分频模块和两个D触发器模块。其连接示意图如图3-20所示。

输入

2位移位寄存器 D i路输出 D q路输出 clk 二分频

图6 串/并转换模块子模块的连接框图

其中，2位移位寄存器用于寄存串行输入的数据，它与交织模块的输出端相连。这里将clk设置为1.92MHz，因此，经过交织和成帧的数据进入移位寄存器模块后以19.2MHz的频率进行移位。

clk经过二分频模块后产生频率为960kHz的时钟信号，作为两个D触发器的时钟信号。 两个D触发器模块的输入端分别与2位移位寄存器模块的高位输出端和低位输出端相连。D触发器在每检测到一个时钟信号上升沿时输出一次其接收端的数据，并将该数据保持到下一个时钟上升沿的出现时刻。由于D触发器的时钟周期是移位寄存器时钟周期的一倍，所以D触发器的输出相当于对交织模块输出的数据每隔1bit采样一次。两个D触发器每次采样输出正好是交织模块输出的前后两个比特的数据，从而完成了交织模块输出数据的串/并转换。而且，D触发器还有保持数据、消除信号抖动的功能，使串/并转换模块的性能更加稳定。

4.3串/并转换模块的仿真结果

在QuartusII上进行编译后生成串/并转换模块的符号文件如图7所示，在QuartusII上运行串/并转换模块的仿真结果如图8所示。其中，clk、clr、in和en为输入信号，outi和outq为输出信号。

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图7 串/并转换模块的符号文件

图8 串/并转换模块的仿真结果

其中，clk为时钟信号，其频率设置为1.92MHz；clr为清零信号，低电平有效，在串/并转换模块开始工作前引入一个超过一个时钟周期的clr有效信号，使2位移位寄存器的存储单元清零；outi和outq分别为i路和q路输出；in为串行输入信号，在整个系统互连时应将in与交织模块的输出端相连，但是为了能够地测试串/并转换模块的性能，在此将输入信号设为0和1交替的信号，因此分路后并行输出的数据i路应该为全1的数据，而q路应该为全0的数据，正如图8所示。

5. 总结

将基带信号经以上设计的串/并转换模块分为I/Q两路后，在每路信号上分别加上扩频模块，可采用相同扩频码进行扩频，在QuartusII上可以实现整个过程。最后将经扩频后的数据通过硬件电路实现射频调制。这种方法减轻了硬件电路的负担，将基带到射频之间需要处理的部分由FPGA实现，包括QPSK串/并转换及直接序列扩频，极大的提高了设计扩频系统的效率，减轻了硬件电路的复杂度。

参考文献

[1] 曾一凡.扩频通信原理[M].北京：机械工业出版社，2005. [2] 周炯槃.通信原理[M].北京：北京邮电大学出版社，2005.

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A Design and Implementation of Direct Sequence Spread

Spectrum and QPSK Modulation Based on FPGA

Qi Xueming, Wang Ying

School of Telecommunication Engineering, Beijing University of Posts and Telecommunications

Beijing (100876) Abstract

Because of the good performance of spread spectrum communication technology, it is widely used now. Occupying broader band than the original signal to be transmitted, and no relationship with the original signal band, is one of its characteristics. Direct sequence spread spectrum model is designed, using m sequence as its spread spectrum sequence. The simulation of direct sequence spread spectrum mode is implemented on QuartusII platform based on Verilog HDL with a high practical value. Keywords: spread spectrum, FPGA, Verilog HDL

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