本科毕业论文（设计）
( 2013届 )
题 目： 基于VHDL的交通灯控制器设计与仿真 学 院： 机电与信息工程学院
专 业： 电子信息工程 学生姓名： 杨洋 学号： 20906022071 指导教师： 官鸣俊 职称（学位）： 副教授 合作导师： 职称（学位）： 完成时间： 2013 年 5 月 22 日 成 绩：
黄山学院教务处制
学位论文原创性声明
兹呈交的学位论文，是本人在指导老师指导下完成的研究成果。本人在论文写作中参考的其他个人或集体的研究成果，均在文中以明确方式标明。本人依法享有和承担由此论文而产生的权利和责任。
声明人（签名）：
年 月
目 录
摘要 ..................................................................................................... 错误！未定义书签。 英文摘要 ............................................................................................. 错误！未定义书签。 1 引言 .................................................................................................................................. 3 2 EDA设计技术综述 ........................................................................................................ 3 2.1 EDA技术 ................................................................................................................. 3 2.1.1 EDA简介 ............................................................................................................ 3 2.1.2 EDA设计流程 .................................................................................................... 4 2.1.3 EDA技术优势 .................................................................................................... 4 2.2 Max+plusII设计平台 ................................................................................................ 5 2.2.1 Max+plusII简介 ................................................................................................. 5 2.2.2 Max+plusII设计流程 ......................................................................................... 5 2.3 VHDL硬件描述语言 ................................................................................................ 5 2.3.1 VHDL简介 ......................................................................................................... 5 2.3.2 VHDL硬件描述语言的主要优点 ................................................................... 5 2.3.3 VHDL设计流程 ................................................................................................ 6 3 交通灯控制器功能描述与组成结构 .............................................................................. 6 3.1 交通灯控制器功能描述 ............................................................................................ 6 3.2 交通灯控制器组成结构 ............................................................................................ 7 4 交通灯控制器的VHDL设计 ........................................................................................ 7 4.1 交通灯控制器主要模块设计与仿真 ........................................................................ 7 4.1.1 分频器设计与仿真 ............................................................................................. 7 4.1.2 状态机设计与仿真 ........................................................................................... 10 4.2 交通灯控制器顶层文件设计与仿真 ...................................................................... 12 5 结束语 ........................................................................................................................... 15 参考文献 ............................................................................................................................. 16 致谢 ..................................................................................................................................... 17 附录：交通灯控制器各模块VHDL程序描述和顶层文件VHDL程序描述 ............... 18
基于VHDL的交通灯控制器设计与仿真
机电与信息工程学院 电子信息工程 杨洋（20906022071）
指导老师：官鸣俊(副教授)
摘要：与传统的电子系统设计方案相比较，传统的交通灯控制系统都是基于单片机或者PLC的设计方案来实现，而对于复杂电路的设计运用EDA技术则会使之变得比较简单。本文描述的正是EDA的设计思路和技术方法，通过控制十字路口红绿灯数字信号的自动切换，来管理十字路口的交通，进而达到十字路口交通自动化管理的目的。
本设计采用基于VHDL语言的设计方案来设计交通灯控制器。通过对交通灯控制器的系统结构分析，而采用一种自上而下的层次化的设计方法来编写每个模块的VHDL程序，并使用MAX+ PLUS II软软件进行仿真，最后并得到相应的仿真结果。
关键词：交通灯；EDA；VHDL；MAX+PlusⅡ
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Traffic light controller based on VHDL
design and simulation
Yang Yang
Director：Guan Mingjun
(School of Mechanical Electronic & Information Engineering, Huangshan University,
Huangshan, China, 245041)
Abstract:The majority of the traditional traffic light control systems are consists of MCU or PLC . Compared with the traditional electronic design methods, EDA technology is more simple for complex circuit design and debugging. The passage describes the design ideas and technical methods based on EDA，which aims to achieve automation management of the crossroads by controlling the traffic lights automatically to direct the vehicles and pedestrians.
This design uses VHDL language to finish traffic light controller. After analysis of the structure of the system, you should use the top-down approach and hierarchical design to write the VHDL program for each module and the MAX + PLUS II to simulate, in order to get the corresponding simulation results.
Key words: traffic light；EDA；VHDL；MAX+PlusⅡ
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1 引言
自从1868年世界上第一个交通信号灯家族在英国伦敦议会大厦广场上的诞生到今天，交通灯已经走过了它140多年的使用历史。纵观世界城市发展史可知，交通灯的出现在很大程度上改善了城市的道路通行状况，使得城市交通更加安全有序。直至今日，人们的日常生活已经越来越离不开交通灯了。
随着社会的不断进步，经济的高速发展，社会在不断积累物质财富的过程中，也带来了汽车数量的急剧增加，越来越多的车辆让本身并不宽敞的城市道路日益拥挤。人们在通过改善城市道路自身条件来改善城市通行状况的同时，交通灯的被广泛使用也为解决城市交通问题带来了不可估量的作用。在交通日益发达的当代，交通灯控制器已经成为最实用的的交通控制工具之一。在以往的人工指挥交通已经远不能达到现代交通通行控制要求的情况下，为了使道路路口的通行能有一个较高的效率，则在道路路口使用高智能的交通灯控制器来取代人工指挥。
城市道路的通行能力是一个城市的发展的命脉，也是衡量一个城市文明进步的标志，城市交通的发展水平影响着一个城市经济的发展和人民生活水平的提高。城市里四通八达的交通通行网络也形成了众多的交叉口，然而交叉口本身地理位置的和没有得到充分利用等因素造成了车流中断、事故增多、延误严重等很多交通问题。因此，设计并使用高效的红绿灯智能控制系统是当今城市发展的客观要求。
2 EDA设计技术综述
2.1 EDA技术 2.1.1 EDA简介
EDA（Electronic Design Automation）技术是当代电子技术的核心，它融合了大规模的电路制造技术。EDA技术它依赖功能强大的计算机，一硬件描述语言VHDL(Hardware Description Language)为系统逻辑描述手段。在EDA开发工具的软件平台上，可自动的完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合以及逻辑优化和仿真测试，以软件的方式来实现对系统硬件的设计和仿真[1]。
一个完整的EDA设计流程具体的实施途径是利用自顶向下的设计方法。银行用VHDL进行自上而下的设计[2]，就是使用VHDL模型在所有综合级别上对硬件设计进行说明、建模和仿真测试。采用EDA技术来进行电子系统的设计，可大幅度提高电子系统设计的效率和可行性，了设计者的思想束缚和为设计者节约了大量的时间
[3]
。
3
2.1.2 EDA设计流程
对于目前常用的EDA工具软件，设计流程如图1-1所示[4]。
图2-1 应用于FPGA/CPLD的EDA开发设计流程框图
基本步骤如下：
（1）设计输入：可分为HDL文本编辑输入和图形输入[5]。
（2）综合：对HDL而言，综合过程将把硬件描你和硬件结构进行挂钩，是将软件功能转化为硬件电路不可缺少的环节。
（3）适配：将综合器产生的网表配置到目标器件中，并使之产生下载文件。 （4）功能仿真和时序仿真：实际操作时，一般功能仿真在前，时序仿真在后，目的是便于把握设计项目在硬件条件下的运行情况。
（5）编程下载：向FPGA或者CPLD下载配置文件。 （6）硬件测试：硬件仿真与测试。 2.1.3 EDA技术优势
EDA技术的优势主要主要有以下几个方面：
（1）可在设计的各阶段和各层次进行计算机的模拟验证，提高的设计的正确性，并且也大大缩短了设计的周期和降低了设计者的劳动强度。
（2）EDA强大的库文件，丰富的库文件是能够完成各种自动设计过程的关键。 （3）EDA设计中的使用的文档型的语言。文档型语言在EDA上的运用可以在很大程度上简化了设计文档的管理。
（4）EDA仿真测试技术极大的提高了电子设计的自动化程度。
（5）它既可以用不同来源的通用FPGA\\CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
（6）EDA技术的设计语言是标准化的设计语言，这样的特点使得它的设计成果是通用的。
（7）EDA技术可自顶向下设计方案的这一特点是它相比较其他设计技术的最大
4
优势所在。
（8）EDA技术可使得在整个的设计过程中都可以对设计文件进行模拟仿真，而不受阶段化设计的[6]。
2.2 Max+plusII设计平台 2.2.1 Max+plusII简介
作为Altera公司推出的第三代PLD开发系统的MAX + PLUS II，他在原理图输入等方面变现十分优秀，在人机互动方面可谓是最好的 PLD开发软件。MAX + PLUS II与结构无关的设计环境的特点，使得从事电子系统设计的开发人员可以快速入门，快速处理器件编程设计[7]。
2.2.2 Max+plusII设计流程
通常可将MaxplusII设计流程归纳为以下7个步骤：
（1）设计输入。可提供图形输入、文本输入和波形输入以及网表文件输入。 （2）功能仿真。
（3）设计编译。将高层次的系统行为向门级逻辑电路转化的过程。 （4）优化。与指定的库映射生成新的网表。 （5）布局布线。
（6）时序仿真。运用精确参数对电路进行验证。
（7）生产。最后在布线和后仿真完都完成之后即可开始对ASCI或PLD芯片的投产[8]。
2.3 VHDL硬件描述语言 2.3.1 VHDL简介
VHDL是当今电子系统设计中经常使用的硬件描述语言，VHDL主要由实体、配置、结构体、程序包和库五大设计元素组成。它以硬件描述范围广、层次化的设计、语法严谨和标准等特点，受到越来越多电子设计者的青睐。它的出现奠定了硬件描述语言在电子系统设计中的基础 [9]。
2.3.2 VHDL硬件描述语言的主要优点 VHDL在电子设计中具有以下优点： （1）层次化设计的多种描述方式。 （2）硬件描述的范围广。
（3）VHDL的设计对特定器件没有很强的依赖性,工艺的转换得以便利。 （4）VHDL语言严谨,它使得设计者在编写程序时编写方式多样化，设计思路更
5
加清晰 。
（5）VHDL可被多种EDA软件工具支持，具有可移植性强的特点[10]。
2.3.3 VHDL设计流程
在本设计中使用的EDA工具软件是MAX+PlusⅡ，在MAX+PlusⅡ软件中进行VHDL设计的基本过程是： （1）对VHDL程序进行编写。 （2）对VHDL程序进行编译。 （3）对VHDL程序进行仿真验证。 （4）对芯片进行时序分析。 （5）对芯片管脚位置进行安排。 （6）下载程序至芯片FLEX10K20。
设计者在实际开发过程中，往往需要重复上述步骤，直到通过所有的测试为止[11]。
3 交通灯控制器功能描述与组成结构
3.1 交通灯控制器功能描述
在今天的城市道路控制中，交通灯已经被广泛的使用。交通灯的工作原理是根据时间片将输入信号转化为输出信号。它可以把一个输入信号为时间片为标准分为三个的输出信号，每个输出信号对应一盏交通灯。交通灯控制器的使用目的是为了保障十字路口交通的秩序，利用智能化的管理来追求十字路口车辆的最大通行能力。本设计中是对十字路口A方向和B方向的红绿灯进行设计。
在本设计中，假设A、B两个方向额交通灯都是以10s为一个时间周期来进行运作，同时设计两路口每盏交通灯亮灯的时间相等，在实际控制中A、B两方向的交通灯控制互相影响。A、B两方向的交通灯工作时的真值表如表3-1所示。
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表3-1 交通灯真值表
方向 A方向 红灯 1 1 真值表 0 0 0 0 0 1 黄灯 0 0 1 1 0 1 1 0 绿灯 0 0 0 0 1 0 0 0 红灯 0 0 0 1 1 1 0 0 B方向 黄灯 0 1 1 0 0 0 1 1 绿灯 1 0 0 0 0 0 0 0 灯3.2 交通灯控制器组成结构
本设计中交通灯控制器主要由两部分结构组成：一个是分频器，另一个是状态机。 分频器：通过使用一个计数器来实现对分频处理，当计数器每计数到5，电平翻转一次实现10分频，当计数器计数到4，电平翻转一次实现8分频。 状态机：对信号处理后进行状态输出，控制交通灯电平。
4 交通灯控制器的VHDL设计
4.1 交通灯控制器主要模块设计与仿真
项目的建立：
在计算机C盘根目录下创建设计总文件夹“mydesign”，并在“mydesign”下创建项目文件夹“jiaotongdeng”。
4.1.1 分频器设计与仿真
在本设计中，分频器的作用是一个将时钟信号通过计数器再根据时间片段转化为若干个输出信号的装置，具有分频功能的电路称为分频器[12]。
分频器原理图如4-1所示。
图4-1 分频器原理图
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分频器程序流程图如图4-2所示。
temp1计数到5 temp3计数到4 temp4电平翻转一次，实现8分频 temp4信号接到Q2端口 时钟信号CLK的输入
temp2电平翻转一次实现10分频
temp2信号接到Q1端口 图4-2 分频器程序流程图
（1） VHDL程序输入
打开软件MAX+plusⅡ10.2并新建工程。在 “Directories”区选择项目文件夹“jiaotongdeng”，在“Project Name”区输入该模块的项目名“fenpin”。
建立新的Text Editor file，在程序输入框内输入分频器模块的VHDL程序。然后保存在C盘设计总文件夹“mydesign”下项目文件夹“jiaotongdeng”里，程序名为“fenpin.vhd”。
分频器的主要VHDL程序如下： ……
if temp1=”100”then temp2<=not temp2; temp1<=”000”; temp1<=temp1+1;
if(clk’event and clk=’0’)then
else end if; end process;
end if;
process(temp2) begin
if temp2’event and temp2=’0’ then if temp3=”011”then
temp4<=not temp4; temp3<=”000”;
8
else
temp3<=temp3+1; end if; end if;
end process; q1<=temp2; q2<=temp4;
end beha; ……
（2）项目编译
在MAX+plusⅡ菜单中选择“Compiler”后，再选择“Start” ，即可开始对项目进行编译，点击Max+plusⅡ软件编译选项得出结果如图4-3所示。
4-3 分频器编译图
通过编译图4-3可以看出，分频器的程序是正确的。
（3）时序仿真
在编译过程结束之后点击Max+plusⅡ软件主菜单中仿真选线进行仿真。 建立新的scf文件，建立完成后，对此文件进行保存，并将此波形文件保存为：“fenpin.scf”, 完成波形输入后即可开始模拟。
分频器波形图如4-4所示。
9
图4-4 分频器波形图
由交通灯分频器仿真波形图4-4可知，波形分析图的结果与理论分析结果一致。 4.1.2 状态机设计与仿真
在系统设计中，不论与基于VHDL的其他设计方案相比，还是与可完成相似功能的CPU相比，在许多方面，状态机都有着巨大的优势[13]。所以本设计中采用的正是基于VHDL并通过状态机来描述和实现设计的方案。
分频器原理图如4-5所示。
图4-5 状态机原理图
（1） VHDL程序输入
打开软件MAX+plusⅡ10.2并新建工程。在 “Directories”区选择项目文件夹“jiaotongdeng”，在“Project Name”区输入该模块的项目名“moore”。
建立新的Text Editor file，在程序输入框内输入分频器模块的VHDL程序。然后保存在C盘设计总文件夹“mydesign”下项目文件夹“jiaotongdeng”里，程序名为“moore.vhd”。
状态机的主要VHDL程序如下： ……
if clk'event and clk='0' then
case state is
when s1=>if din ='0'then
state<=s2; end if;
when s2=>if din='0' then
state<=s3;
10
else state<=s1;
end if;
when s3=>if din='0' then
state<=s4; else state<=s2; end if;
when s4=>if din='0' then
state<=s5; else state<=s3;
end if;
when s5=>if din='1' then
state <=s4; end if;
when others=>state<=s1;
end case; end if;
end process;
process(state)
begin
case state is
when s1=> data<=\"011110\"; when s2=> data<=\"011101\"; when s3=> data<=\"101101\"; when s4=> data<=\"101011\"; when s5=> data<=\"110011\";
end case;
end process; ……
（2）项目编译
在MAX+plusⅡ菜单中选择“Compiler”后，再选择“Start” ，即可开始对项目进行编译，点击Max+plusⅡ软件编译选项得出结果如图4-6所示。
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4-6 状态机编译图
通过编译图可以看出，状态机的程序是正确的。
（3）时序仿真
在编译过程结束之后点击Max+plusⅡ软件主菜单中仿真选线进行仿真。 建立新的scf文件，建立完成后，对此文件进行保存，并将此波形文件保存为：“moore.scf”, 完成波形输入后即可开始模拟。
状态机仿真波形图如4-7所示。
图4-7 状态机仿真波形图
由交通灯状态机仿真波形图4-7可知，波形分析图的结果与理论分析结果一致。 4.2 交通灯控制器顶层文件设计与仿真
在本设计中，顶层文件包括分频器和状态机这两大模块，对顶层文件的设计同样使用VHDL来描述。
由分频器模块的设计和状态机模块的设计可知，顶层文件的的原理图如4-8所示。
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图4-8 交通灯控制器原理图
（1）VHDL程序输入
打开软件MAX+plusⅡ10.2并新建工程。在 “Directories”区选择项目文件夹“jiaotongdeng”，在“Project Name”区输入该模块的项目名“jiaotongdeng”。
建立新的Text Editor file，在程序输入框内输入分频器模块的VHDL程序。然后保存在C盘设计总文件夹“mydesign”下项目文件夹“jiaotongdeng”里，程序名为“jiaotongdeng.vhd”。
交通灯控制器顶层文件的主要VHDL程序描述如下： ……
architecture one of jiaotongdeng is component fenpin port(clk:in std_logic;
q1,q2:out std_logic);
end component; component moore
port(clk,din:in std_logic; en0,en1:out std_logic;
data:out std_logic_vector(5 downto 0)); end component;
signal a1:std_logic; signal a2:std_logic; begin u1:fenpin
port map(clk,a1,a2); u2:moore
port map(a1,a2,en0,en1,data); ……
（2）项目编译
在MAX+plusⅡ菜单中选择“Compiler”后，再选择“Start” ，即可开始对项目进行编译，点击Max+plusⅡ软件编译选项得出结果如图4-9所示。
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图4-9 交通灯控制器编译图
通过编译图4-9可以看出，状态机的程序是正确的。
（3）时序仿真
在编译过程结束之后点击Max+plusⅡ软件主菜单中仿真选线进行仿真。 建立新的scf文件，建立完成后，对此文件进行保存，并将此波形文件保存为：“jiaotongdeng.scf”, 完成波形输入后即可开始模拟。
交通灯控制器顶层文件的仿真波形如图4-10所示。
图4-10 交通灯控制器顶层文件仿真波形图
由图4-10可知，交通灯控制器的波形分析图的结果与理论分析结果一致。
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5 结束语
通过对本次论文设计的学习，让我开始慢慢接触到EDA技术领域，学习并掌握了使用EDA技术进行设计的一般方法和将其运用到交通灯控制系统设计里的具体设计方案。在本次EDA学习过程中，我从自身学习EDA这一角度出发，将EDA技术的学习内容模块分为以下三个部分：一是对EDA技术在宏观上进行把握，了解EDA技术综述；二是对硬件VHDL硬件描述语言和EDA软件操作平台的学习，了解并学会使用EDA技术的设计工具；三是对可编程逻辑器件的学习，掌握EDA技术中的硬件知识。通过上述三个部分的学习，我基本上掌握了EDA技术设计基础。
EDA技术在电子系统设计中打破了传统设计方式的设计理念，其优越性已在本文交通灯控制系统的设计中得以体现。我想随着科学技术的不断发展，电子电路系统的设计也越来越数字化、简约化。这也为EDA相关技术的发展带来机遇,作为硬件描述语言的VHDL也必将成为EDA技术发展的重要方面。我们相信在今后的电子产品的研发生产中，EDA技术必将会承担起越来越多的期望和使命，我们也相信EDA技术将会拥有一个广阔的前景。
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参考文献
[1] 张原.可编程逻辑器件设计及应用[M]. 北京:机械工业出版社,2005,10-30.
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[4] 曾繁泰,陈美金.VHDL程序设计注意事项[J]. 北京:清华大学学报,2009(20),15-80.
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Publishers, 1997Vol.14 (4),67-75.
[11] 曾繁泰,陈美金.VHDL程序设计[M].清华大学出版社.2001,157-161
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致谢
从论文准备工作开始到今天论文设计结束，几个月的时间不算长也不算短，但是我在这几个月的时间里通过对论文的设计，不仅仅是让我掌握了EDA的相关技术，我想收获最大的是那份可贵的师生情。在论文设计过程中，指导老师对论文的指导尽心尽力，在赵老师的耐心指导下，论文的完成才得以这么顺利。特别是在对交通灯控制器各个模块的编译仿真方面，帮我分析了方向，并且详细解答了我在时序仿真中存在的疑惑，让我更快的理解了系统设计的关键部分，对系统设计的效率提高有很大的帮助。在这里，我由衷的感谢赵老师在本次论文设计中对我的帮助。
四年的大学生活，弹指一挥间，大学四年是我们成长的四年，也是我们追梦的四年，现在我们即将毕业。对大学的生活和朝夕相伴的同学都有太多的不舍，太多的依恋，在这火红的毕业季，祝愿我们青春不止，奋斗不息。
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附录：交通灯控制器各模块VHDL程序描述和顶层文件VHDL程序描述
（1）分频器VHDL程序描述 library ieee;
use ieee.std_logic_11.all; use ieee.std_logic_unsigned.all; entity fenpin is
port(clk:in std_logic;
q1,q2:out std_logic);
end fenpin;
architecture beha of fenpin is
signal temp1,temp3:std_logic_vector(2 downto 0); signal temp2,temp4:std_logic; begin process(clk)
begin
if(clk’event and clk=’0’)then
if temp1=”100”then temp2<=not temp2; temp1<=”000”; temp1<=temp1+1;
else end if; end process;
end if;
process(temp2) begin
if temp2’event and temp2=’0’ then if temp3=”011”then
temp4<=not temp4; temp3<=”000”;
else
temp3<=temp3+1; end if;
18
end if;
end process; q1<=temp2; q2<=temp4; end beha;
（2）状态机VHDL程序描述 library ieee;
use ieee.std_logic_11.all; use ieee.std_logic_unsigned.all; entity moore is
port(clk,din:in std_logic;
en0,en1:out std_logic;
data:out std_logic_vector(5 downto 0));
--clk状态转移时钟，din状态转移方向控制信号
end moore;
architecture one of moore is type state_type is (s1,s2,s3,s4,s5); signal state:state_type; begin
process(clk) --状态转移进程 begin case state is
when s1=>if din ='0'then
state<=s2; end if;
when s2=>if din='0' then
state<=s3; else state<=s1;
if clk'event and clk='0' then
end if;
when s3=>if din='0' then
state<=s4; else state<=s2;
19
end if;
when s4=>if din='0' then
state<=s5; else state<=s3;
end if;
when s5=>if din='1' then
state <=s4; end if;
when others=>state<=s1;
end case; end if;
end process;
process(state) --状态输出进程，控制交通灯电平
begin
case state is
when s1=> data<=\"011110\"; when s2=> data<=\"011101\"; when s3=> data<=\"101101\"; when s4=> data<=\"101011\"; when s5=> data<=\"110011\";
end case;
end process;
en0<='1'; en1<='1'; end one;
（3）交通灯控制器顶层文件VHDL程序描述 library ieee;
use ieee.std_logic_11.all; entity jiaotongdeng is port(clk:in std_logic; en0,en1:out std_logic;
data:out std_logic_vector(5 downto 0)); end;
20
architecture one of jiaotongdeng is component fenpin port(clk:in std_logic;
q1,q2:out std_logic);
end component; component moore
port(clk,din:in std_logic; en0,en1:out std_logic;
data:out std_logic_vector(5 downto 0)); end component;
signal a1:std_logic; signal a2:std_logic; begin u1:fenpin
port map(clk,a1,a2); port map(a1,a2,en0,en1,data); u2:moore end;
21
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