高速电路设计技术

高速数字电路设计技术探讨

宏碁计算机桌上型计算机研展处工程师

■苏家弘

关于高速数字电路的电气特性，设计重点大略可分为三项：正时（Timing ）、信号质量（Signal Quality）与电磁干扰（EMI）的控制。在正时方面，由于数字电路大多依据频率信号来做信号间的同步工作，因此频率本身的准确度与各信号间的时间差都需配合才能正确运作。在高速的世界里，时间失之毫厘差以千里，严格的控制线长，基版材质等都成为重要的工作。在信号质量方面，高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理（Transmission Line）的分布电路（Distribute circuit）的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。在电磁干扰方面，则需防范电路板的电磁波过强而干扰到其它的电器用品。本文将依序介绍这些设计上的重点。

正时(Timing)

如图1，来源（source）芯片（A）发出一个频率长度（T）的信号a给目标（target）芯片B。对A的内部机制而言，他发出或收起信号a是在频率上升一段时间之后，这就是

有效持续时间（valid delay）。在最坏的情形下，a信号只能持续T-(Tmax-Tmin)的时间。而B芯片，必须在这段持续时间内读入a，那就必须在频率B上升之前，a已存在一段设置时间（setup time），在上升之后，再持续一段保存时间（hold time）。

要考虑的有以下几点：

1.A与B所收到的频率信号CLK_A与CLK_B是否不同步？亦即是否有频率歪斜（clock skew）的现象。

2.信号a从A传至B所用的传导时间（flight time）需要多少？

3.频率本身的不稳度（clock jitter）有多少？我们所设计的设置时间与保存时间能否容忍这个误差？

传输速度的计算

就1、2两点，我们都必须计算信号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体（通常为铜箔）的厚度与宽度，基板厚度与其材质的电介系数（permittivity）。尤其以基板的电介系数的影响最大：一般而言，传导速度与基板电介系数的平方根成反比。

以常见的FR-4而言，其电介系数随着频率而改变，其公式如下：

ε=4.97-0.257log

但须注意，此处的参数f不是频率的频率，而是信号在傅立叶转换后所占的频宽。

以PentiumⅡ的频率信号为例，其上升或下降缘速率典型值约在2V/ns,对2.5V的频率信号而言，从10%到90%的信号水平约需1ns的时间，依公式：

BW=0.35/T

可知频宽为350MHz。代入公式可知电介系数大约是4.57。

如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为亦即 1.38xm/sec，或者5.43 inch/ns。

但对电路板这种信号线（trace）远比接地层要细长的情况，则可以用微条（microstrip）或条线（stripline）的模型来估算。对于走在外层的信号线，以微条的公式：

inch/ns

可得知其传输速度约为6.98 inch/ns。

对于走在内层的信号线，以条线的公式：

inch/ns

可得知其传输速度约为5.50 inch/ns。

除此之外，也不要忽视贯穿孔（via）的影响。一个贯穿孔会造成24 ps左右的延迟。贯穿孔的模型请参考本文后的小附记。

至于各频率，如CLK_A与CLK_B之间的时间差，可以在频率产生器的说明书中查到。以PentiumⅡ的规范而言，主总线（host bus）上的频率理论上都必须同时到达各组件；若有频率不稳，单一频率而言必须在250 ps内。因此在最坏的情况下，信号设置时间与保存时间需再保留500 ps的余裕。

举例而言，频率产生器到芯片A的频率线长为12 inch，并打了4个贯穿孔；到B为7 inch，没有贯穿孔，则两者之间的频率歪斜为(12-7)/6.98+0.024×4=0.81 ns。再加上频率产生器的频率不稳，两者之间的频率歪斜最大可到1.31ns。信号传导时间也可以用相同的原理算出。至于信号的设置时间与保存时间，则可以在芯片的说明书中查到。

至此，可以归纳出关于正时方面的设计重点：

a.在设计时，计算电路板上的传导速度，来估算信号的传导时间与频率歪斜的程度。配合芯片说明书上信号有效持续时间的规格，即可估计出是否合乎信号设置时间与保存时间的要求。

b.电路板制作完成后，实际测量设置时间与保存时间是否合乎要求。若能再保留频率不稳度所需的余裕，即可万无一失。

信号质量

比起模拟信号，数字信号对噪声的抵抗能力较强，只要电位水平在一定范围，就能正确判断出0与1。但随着电路速度愈来愈快，信号质量愈来愈难以确保。如图2，信号的过高（overshoot），过低（undershoot）可能造成目标（target）芯片的损坏，振铃波（ringback）与矮化波（runt）（见图12）一旦使电位水平落入0与1之间的灰色地带，

便可能造成0与1的误判。造成这些信号不稳的原因很多，以下将一一简述。

阻抗不匹配

分布电路

在高速电路的世界里，因操作频率的升高，波长相对变短。当波长与线路的长度接近到相近的数量级之内时，我们开始必须把信号当成电磁波的波动来看。也可以说，从集成电路（lump circut）的领域进入分布电路（distribute circuit）的领域，否则将有许多的信号变化无法获得正确的解释。

那么，频率要高到多少才需用电磁学的理论，如传输线原理，来解释电路呢？这没有一个一定的标准。不过，有一个评判标准我觉得很适合工程师使用：在信号上升（下降）缘的变化时间内，信号若未能传至彼端再反射回来，则需考虑电磁波的效应。以PentiumⅡ频率产生器的例子而言，它的上升时间约为1ns，在6.98 inch/ns的速度下这段时间可走6.98 inch。因此当线长超过3.49 inch时，不以传输线的角度来看待这条频率信号线是不行的。

在传输线的世界里，最重要的就是一句话：阻抗匹配。如图3，信号的输出阻抗为ZG，负载为ZL，传输线特性组特性阻抗（intrinsic impedance）为Z0，则ZG=Z0=ZL便是阻抗匹配。

阻抗不匹配又会如何呢？我们回想国中的物理学，光从空气进入水中，是不是会有部份能量反射，部份穿透？传输线的现象也很类似。以负载端而言，当Z0=ZL，所有传输在线的能量与信号会完完全全的送至负载端；若不然，便会有部份的能量反射回输出端。被

反射的比例为，详细的推导过程可在电磁学的课本中查到。

阻抗的计算

至于传输线的特性阻抗与负载的阻抗该如何计算呢？对完美的传输线模型，如两面相对的无穷大导电板，其特性阻抗为。在高频的情况下，电阻（R）与电导（G）的因素可被忽略，因此特性阻抗为 。

举例来说，一般的印刷电路板，电感为500nH/m，电容为100pF/m，此时 Z0=√500nH/100pF=70.7ohm。

又如：DIMM上每1.35cm有一颗内存，其输入脚之输入电容为4pF,则其电容为（4/1.35）pF/cm=296 pF/m。加上原先电路板的100pF，共396pF。故其阻抗约为 √500nH/396pF=35.5ohm。同时我们也注意到，内存的密度愈高，特性阻抗愈低。

至于微条电路的特性阻抗为 87/√ε+1.41 ln(5.98h/0.8w+t)，对于如图4的四层板而言，线宽6mils则特性阻抗为55.0ohm，8mils为45.9ohm，10mils为38.7ohm。

了解了线路上阻抗的计算方法后，现在让我们来看看阻抗不匹配所造成的后果。以内存控制线缓冲器而言，其输出为42mA。标准值的1.5倍，即63mA，为其驱动能力。在一般的定义下，OL=0.4V，因此其等价输出阻抗为0.4V/63mA=6.35ohm。假设输出阻抗不随着电流大小而改变，且负载端不加任何组件，亦即为开路，则在信号线特性阻抗为55ohm的情况下，芯片输出端的反射系数：(6.35-55)/(6.35+55)=-0.79。无穷大负载端的反射系数为1。则可看到波形如图5。

终端(termination)

我们可以看到在负载端的波形散乱异常，有80%的overshoot，和62%的振铃波。解决办法在于使输出端或负载端达到阻抗匹配。例如，在靠近芯片输出脚处串上48.7ohm的电阻，使其输出阻抗达到55ohm。此称为来源终端法（source termination ），其波形如图6。

或在负载端并联55ohm的电阻，使其阻抗匹配，称为分路（shunt）终端法，其波形如图7。

其中以输出端串联电阻的方式可达到1的信号水平，又不似分路终端法会消耗相当多的额外功率，最被广泛使用。

来源终端的延迟效果

但来源终端法延迟信号之副作用较大：假设为了输出端阻抗匹配而串上48.7 ohm的电阻，在负载端则接上有8颗内存的DIMM。那么从这4pF×8的电容负载向信号来源端看去，是55 ohm的阻抗，因此这个RC电路有着信号上升时间2.2Z0C =3.87ns 。原有的信号上升时间若为1ns，则总和上升时间成为，共增加了3.0ns的上升时间。因此在实务上，为了正时上的考虑，不见的会使用符合阻抗匹配的电阻值，而使用较小的值。如图8，为了推动负载较重的DIMM，电阻值降到22ohm，RAS与CAS的设置时间仍只不到规范3.0ns，相当的危险。电阻值降到0ohm，如图9，RAS与CAS的设置时间才达到4ns，但此时CAS的overshoot却升到了4.0V。此时研发工程师便需在信号质量与正时之间取个中庸值，使得最多种类的DIMM能正常的运作。

不同种类的终端方法

除了来源终端法和分路终端法，另有特维宁（Thevinin）终端法、二极管终端法（diode clamping）、交流终端法（AC termination），如图10所示。特维宁终端比起分路终端法消耗更多的电流，但能建立直流分压点（DC bias），是其优点。二极管终端法也可过滤overshoot和undershoot，且消耗较少的电流。交流终端法可控制overshoot与突波（spike），电阻选在信号现特性阻抗值Z0，而电容值则选在πfZ0附近，使欲过滤之频率的噪声视之如短路。

走线的拓蹼

此外，若是在信号在线有多个负载，应尽可能减短分支短根（stub）的长度。因为分支愈长，可能阻抗不匹配造成的反射就愈大。采用雏菊炼（daisy chain）的方式，如图11，可以避免复杂的多重反射。

电流开关噪声

现代的芯片所耗的电流都十分惊人，因此在内部的功能或信号的开关之间，常引起电源的不稳定。而这种不稳定的问题，可分做两方面来谈：

A 因为开关的速度太快，使得在远方的电流供应器无法及时供给适当的能量。此时解决之道是在芯片旁边摆上电容来供应及时的电流。

B 因为芯片的电源或接地接脚有电感存在，因此在电流突然变化时，在接脚上将有压差存在。如所示。在多条数据线从1变为0时，芯片组的接地脚上瞬间流过大量电流而造

成的电位差。

此时芯片组接地已不是0伏，而造成信号上出现隆起小丘的现象，称为触地反弹（ground bounce），如图12所示。其解决方式，是减少接脚的电感，如选择BGA这种接脚极短的包装；并在接地处多用几个贯穿孔连接到地，以并联减少电感。

选择电容

假设我们现在的目标是在Intel 440LX芯片的内存数据线同时由0变成1时提供及时的电源，那么我们该摆多大容值的电容？摆几颗？

首先，我们假设我们对电压的要求是不得落下额定电压的5%以内，即3.3V×5% =0.165V。32条信号线同时动作时电流会变动44mA×32=1.344A。因此我们对电容数组要求其阻抗最大不得超过0.165/1.344 =0.12ohm。

由于在高频时电容包装上接脚的电感有抵销的作用，因此最好选择短接脚的电容，如SMT电容等。但是贯穿孔的电感也会有妨碍作用：从芯片接到+3.3V，+3.3V接到旁路电容，再从旁路电容接到地，至少需要3个贯穿孔。从小附记里贯穿孔的电感为1.09nH，总和至少是1.09×3=3.27nH。我们可以求得一个频率值，超过此频率将使阻抗值超过我们的要求0.12ohm：

公式：

接着，我们要求在5.84MHz的频率下，电容数组的总阻抗也不得超过0.12ohm。所以，我们所需要的总电容值就求出来了：

公式：

至于，这0.23uF要分成几个电容呢？我们知道，当信号的上升缘愈快，系统的电感就要愈小。数据线的上升时间实测结果约在3ns左右。根据上升时间的要求，可得到电感得最大限度：

公式：

故需要并联：个电容，每个0.0077uF。

实务上，不见得正好有我们想要的电容值，也不见得有空间放得下那么多颗电容。建议可以用0.1u和1000p两颗电容一组，放上适当的数量。以这个例子而言，放上两组，亦即0.1u与1000p各2颗应该是不错的选择。

电容摆设位置

那么，电容需摆多近才有用？以频率产生器的例子而言，其上升缘时间为1ns，此段时间内信号行进距离为5.43inch。要能及时供应电源，一个大约的估算公式是L/12，亦即0.45inch，或1.15cm内的电容才能完全发挥作用。超过这个距离，则效用将会减弱。例如，距离成为两倍的2.3cm，电容的作用将只剩1/8。

隔线干扰（cross talk）

在相邻的两条信号在线，一方的信号变化会感应至另一方，这就是隔线干扰。干扰的成因可看图13，因为交流的回流电流是透过接地层，并且是经过最靠近信号线的接地层来回流。但回流的电流并不只是在接地层的正下方，而是以比例的分布。所以由于回流电流

的彼此干扰，信号上也显出彼此干扰的情形。

减少隔线与接地层干扰的方法大概有下列几种：让走线层与接地层之间变薄，亦即减少D；增大信号线之间的间距，亦即增加H；或在信号线之间多拉上一条接地线，即守卫信号线（guard trace）。守卫信号线可以借着增加信号回流的途径，来分散回流电流。但值得注意的是，现在由于走线层与接地层之间的厚度已经普遍降的非常低，守卫信号线的作用相对减少。除非它与信号线靠的非常近，不然效果不会太大。

电磁干扰

只要有电流的来回流动，更精确的来说，是电子的加速度运动，就会产生电磁波，这种天线发射电波的现象是必然的。工程师的责任，是尽可能减少电路这种电磁波的发射源，并以通过诸如FCC的Class A或Class B之类的规范为目标。以下将介绍若干控制电磁干扰的观念：

减小电流回流圈（return loop）

多数的无线电频率（radio frequency，RF）电磁干扰都是由于信号的回流圈造成的，回流圈愈大，电磁干扰就愈严重。电流自然是从来源芯片流至目标芯片的，但回流电流则是由目标芯片经过接地层流回到来源芯片。对直流信号而言，回流电流会走最短的直线回到目标芯片，但对高频的交流信号而言，电感对阻抗的增加已远大于电阻对阻抗的效应。这就是为什么交流的回流电流会经过最靠近信号线的接地层来回流的原理：回流圈愈小，电感愈小。

在一般的条件下，回流电流会自动寻找最小的回流圈；但如果在回流路径上的接地层

被隔断了，回流圈将会变大，而电磁干扰也因此严重起来。

举例而言，在图14的情形：电流经由信号线由来源芯片流至目标芯片，但在回流时，由于接地层被壕沟（moat）所隔开，因此造成回流圈变大的问题。因此一般而言，信号线是禁止跨越接地层的壕沟的。

另一个减少电流回流圈的应用，是在芯片的电源接脚旁接上旁路电容。由于芯片的工作频率愈来愈高，在远处的电源供应器无法及时供应足够的电流，而造成电源上的高频噪声。若是能加上旁路电容，则这些高频噪声在旁路电容处就获得了回流的路径，而减少了回流圈。如图15所示。

20H法则

在电路板的边缘，由于电源层会与信号的能量相耦合，也会发射出电磁干扰。如图16所示：电源层与接地层之间的电场在板边突出，因而影响周边也较严重，称为边缘效应（fringing）。

解决方法在于把电源层内缩，使得电场只在接地层的范围内传导，如图17所示。

那么要内缩多少呢？以一个H（0.12 inches）为单位，若是内缩20H则可以将70%的电场限制在接地层的边缘内；内缩100H则可以将98%的电场限制在内。

要注意的是，在将电源层挖空之后，必须也把信号线移至电源层或接地层之内，以获得较近的电流回流路径。

3W法则

有些讯号，尤其是固定周期的频率讯号，带有强烈的高频成分。当它与其它信号线太靠近时，会将这些已达RF频率的能量传到其它的信号上，带来EMI的困扰。尤其若是被感染的信号线接往I/O的连接头时，这个问题就更加严重。

这个问题其实就是前一节所提的隔线干扰。对EMI而言，通常要求信号线中心对信号线中心的距离，维持3倍信号线宽度的距离，称为3W法则，如图18所示。

3W法则可保持70%的电场不互相干扰。若要达到98%的电场不互相干扰，可使用10W的间距。

滤波电容与电感

为了去除信号上高频成分对EMI的不良影响，工程师常在信号在线加上滤波用的电容与电感。通常而言，并联旁路电容可去除I/O连接头与信号在线的差动模式（differential-mode）RF电流；串联电感则可以去除信号在线的共通模式（common-mode）RF电流。

值得注意的是，这些滤波电容与电感除了滤去高频噪声外，也会滤去信号的高频部份，使得信号的上升时间与下降时间变慢。因此最大多数是应用在信号频率不高，但EMI问题最容易凸显的I/O信号线部份。

电源层与接地层的隔离（isolation）

由于电路板上有速度高的主总线，内存等等的线路，也有速度不快的传统I/O线路，因此常常将慢速的部份，尤其是会将噪声从I/O缆线带出的I/O部份与其它部份相隔离。

常见的作法，是以至少50mils宽的壕沟将两边的电源层与接地层相隔离，只留一小截的通道与主要的电源层和接地层连接。I/O信号线便从这信道的上方通过，以避免跨越壕沟增大电流回流圈的问题。如图19所示。

实际上，也有把所有靠近连接头的电源层与接地层全部挖空的作法；此时电源与接地就以拉信号线般的方式从内侧接到连接头。

结论

数字电路的设计，若能从布局（layout）阶段就谨慎的规画，测试时又能对重要信号详细测量，相信做出一块跑得稳的板子不是问题。记住一些基本观念，如减少电源路径的阻抗、让信号现阻抗匹配、尽量让信号线之间的间距加大、尽量让信号线走直走短（除非有正时的考虑）等等，就不会犯下太大的失误。

小附记：贯穿孔的影响

贯穿孔的影响可分为两方面：它的电容效应会延迟信号0与1之间的变化，也因此增加信号的传导时间。它的电感效应则会削弱，如旁路电容（bypass capacitor）的效用。

如图20，对一个接地层清除（clearance）区域为56mils，锡垫（pad）直径为28mils，本身直径为16mils的贯穿孔而言，其电容依公式：

为0.41pF。

对6mils宽的信号线而言，阻抗约为55.0ohm，会延迟信号1.1CZ0约为24.8ps。

其电感依公式：

为1.09nH。对多数的应用而言，这样的电感还不至于造成太大的影响，但旁路电容若是接到电源层与接地层各需一个贯穿孔，其影响又会加倍。无论如何，尽量将旁路电容靠近需稳压的组件，并尽量多打几个贯穿孔以减少阻抗是正确的作法。

贯穿孔的电流承受量也是有限，大抵在0.5A到1A左右。建议大家还是用保守的0.5A来估计比较保险。