基于FPGA的全数字高速跳频信号发生器设计

王怀军;田茂;谢桂辉

【摘 要】In order to improve the frequency and clutter suppression of frequency hopping signal,a design method of full dig-ital high-speed frequency hopping frequency synthesizer based on FPGA was proposed.Based on the idea of digital control oscilla-tor ( NCO) and parallel architecture, 8-channels parallel NCO were determined. By means of low-voltage differential signaling ( LVDS) ,the full digital low-speed signal of each NCO output were serialized into high-speed signals. The results show that the sampling rate of the frequency hopping signal can reach 8 times of the single clock by using the full-digital design

method,when the frequency hopping bandwidth is between 300 MHz and 550 MHz, the frequency hopping frequency clutter suppression is better than 60 dB.%为了提高跳频信号的频率,改善频率分量的杂散,提出了一种基于FP GA的全数字高速跳频频率合成器的设计方法.基于数字控制振荡器技术(NCO)和并行架构的思路确定8路并行NCO;借助低电压差分信号(LVDS)技术,将各路NCO输出的全数字低速信号串行化为高速信号.实验结果表明,采用全数字设计方法,跳频信号的采样率可达到单路时钟的8倍;跳频带宽在300～550 MHz之间时,跳频频率杂波抑制优于60 dB.

【期刊名称】《仪表技术与传感器》 【年(卷),期】2018(000)005 【总页数】5页(P23-27)

【关键词】NCO;全数字;跳频;FPGA;并行 【作 者】王怀军;田茂;谢桂辉

【作者单位】武汉大学电子信息学院,湖北武汉 430072;武汉大学电子信息学院,湖北武汉 430072;中国地质大学(武汉)自动化学院,湖北武汉 430074;复杂系统先进控制与智能自动化湖北省重点实验室,湖北武汉 430074 【正文语种】中 文 【中图分类】TN74 0 引言

跳频通信因具有抗干扰、抗截获等特点，所以在现代通信、雷达、声呐等电子系统中得到了广泛的应用[1]。频率合成器是跳频通信的重要组成部分，而频率合成方法有很多，目前常用的是基于直接数字合成(direct digital synthesis，DDS)原理，采用专用的DDS芯片进行频率合成的方法，但是由于DDS输出频率受系统时钟影响，而系统时钟受DDS算法和芯片的工艺水平，很难大幅度提升，导致DDS输出频率和带宽有限，频率杂散分量不理想，不能满足高速跳频传输系统的要求[1-3]。

文献[4]采用多路并行DDS芯片，可以提高输出频率及数据吞吐量；文献[5]采用外置多路并行RAM作为波形存储器，可以提高存储深度及速度，但是同时提高了对电路等长布线以及时钟线的相位要一致的要求，电路设计难度大，杂波抑制不是特别的理想，且成本高。

为了改善跳频信号的输出频率带宽及杂波抑制，提高跳频信号的抗干扰性和抗截获性，本文基于全数字并行多路NCO的方法，实现了高速跳频信号发生器。首先通

过使用NCO IP核的相位抖动来减少频率杂散度，再通过并行设计方法，克服输出频率有限的缺点；此外IP核在FPGA的内部实现，可以灵活地修改相位累加器等精度和实现各种数字调制，调整不同的波形输出。同时降低成本且克服了对电路的布局布线的高要求。通过并转串后，只需加一个DAC(digital-to-analog converter)和滤波器输出波形。整个设计具有很好的实用性，灵活性及可扩展性。因此本文主要探讨了全数字高速跳频信号产生的设计与实现。 1 NCO基本原理

NCO的设计采用直接数字频率合成(DDS)技术，这是一种从相位概念出发直接合成所需要的波形的新的全数字频率合成技术[6]。

图1为NCO的一般结构框图，图中的虚线为可选模块，NCO MegaCore功能允许生成各种NCO体系结构。 图1 NCO的一般结构框图

由DDS的基本原理可知，相位累加器输出的相位码是线性的，步进值固定为φINC,即每一个时钟周期，φINC与相位累加器上次输出的相位地址累加，将累加之后的结果进行寻址，在时钟的驱动下，不断进行相位的线性累加，直到累加器溢出，溢出频率就是DDS信号的输出频率[7]。 其中波形生成单元生成的正弦波可以表示为： s(nT)=Asin[2π(fo+fFM)nT+φPM+φDITH] (1)

式中：T 为时钟周期；fo为所要求的未调制输出频率,由输入值相位增量φINC决定；fo=φINCfclk/2N，其中N为相位累加器精度；fFM是频率调制参数，由输入值φFM决定；φPM由相位调制输入值P和调制器的精度值Pwidth决定，其中φPM=P/2Pwidth；φDITH是内部抖动值；A=2M-1，其中M是幅度精度值[8]。

由DDS基本原理可知，相位累加器在初相值的基础上累加步进值恒定为φINC的相位码，累加后的相位码进行寻址，输出波形结果。如果设置多路NCO，每一路设置不同的初值，且相邻初值的差值是固定值，每一路再累加恒定值φINC，通过并行操作，可以在同一个时钟周期内同时获得多个相位码，将这些相位码对存储器寻址，得到多个相应的波形数据。通过并转串之后，输出到DAC中，提高了数据的总传输速率[9]。 2 总体方案设计

如图2为跳频信号设计的总体框图。主要分为两部分，前半部分是基于FPGA的数字设计，后半部分为模拟设计。 图2 总体设计框图

本设计使用的是StratixII系列芯片EP2S130F1020C3N作为主芯片。数字设计部分主要包括跳频发生器和调制部分设计。其中以保密性好的混沌序列作为跳频信号序列，经过量化和宽间隔处理产生高性能的跳变频率；以BPSK作为调制方式，对基带信号进行调制；调制信号与跳频频率通过NCO混频调制输出8路相邻两路的相位偏移值相同的波形；8路波形数据经过重新排序组合，使用LVDS并转串模块输出两路14位800MSPS的数据和400 MHz的数据同步时钟。

模拟部分以AD9739作为高速DAC，ADF4350输出1.6 GHz频率作为DAC的时钟，通过分频输出DCO作为数字部分的时钟，由LVDS输出的两路数据和同步时钟分别送入DB0、DB1和DCI，通过DDR(double data rate)模式将两路数据合并成一路数据，最终滤波输出。 2.1 跳频信号发生器

图3为跳频序列产生的框图。 图3 跳频序列框图

跳频序列由Logistic混沌随机过程产生，Logistic映射[10-11]是从Logistic方程

演化来的，本设计采用Logistic方程的差分方程为 xk+1=μxk(1-xk) (2)

式中：0首先对混沌随机过程产生的实值序列xk进行数字化处理即量化。采用的量化方法是非线性量化，非线性量化法的量化算法如下：

若则用i代替原值，即输出频率FI=i，式中i=0,1，…，Fmax-1，Fmax=50。 采用非线性量化法，每一个混沌序列实值都会产生一个量化后的频率对应值值FI，运算量较小，信息利用率高。

然后经过优化过程，筛选出适合用作伪随机序列的混沌跳频码，即对量化后的频率值进行宽间隔处理。如果连续两跳的跳频频率之差小于跳频间隔xs，则输出频率累加xs输出，保证了宽间隔跳频。

在本设计中，频率表中存储着频率范围为250～500 MHz的50个频率点。载波频率在这50个频率之间跳变，可以得到较大的跳频处理增益。而且频率表中频率点之间的频率间隔不是固定的，这样就可以使得跳频间隔变化，打破了相应的跳频侦察和干扰，进一步提高跳频通信系统的反侦察和抗干扰能力。 2.2 多路并行NCO设计

本设计基于8路NCO设计。若单路采样时钟频率为fclk 。设第1路的初相位的相位字为Phase，则第2、3、4、5、6、7、8路的初相位的相位字分别为在前一路相位字的基础上步进φINC/8，即相邻两路之间的相位字差为φINC/8。每一路的初相位再各自累加步进值φINC，即每一路的波形采样两点之间间隔为φINC 。这样8路NCO所输出的波形仅仅是初相位不同，经过并转串之后相当于本来间隔为φINC两点之间又多增加了7个点，使得总采样率变为8fclk 。

相位调制器接收相位累加器的输出，在这里加一个相位偏移值，可以实现信号的相

位调制。在NCO IP核中，可以添加可选的相位调制器来动态调整NCO输出波形的相位，尤其是在调整输出波形的初始相位，可以用此选项相移键控调制，其相位调制器的输入根据数据流的变化而变化。

本设计中相位累加器为N位，相位增量为φINC，则对应的归一化后的数字相位增量为φINC/2N。设计要求总采样频率能够达到单个NCO采样频率的8倍，则设计八路并行NCO，且相邻两路的归一化后步进数字相位差为 (3)

每路相位控制字可以通过相位调制端输入，相位调制的精度为M，从相位调制输入的角度来看，由φPM=P/2Pwidth可知，归一化后，相位偏移量为 (4)

从另一方面来说就是只取了N位的高M位(M则实际偏移相位控制字为 (7)

式中i=0～7，M=16。

如图4所示的是时钟与8路相移后的相位字和相位字寻址后的8路数据所对应的关系。其中，8路相移的相位控制字的步进值是P/8，从相位调制端输入且DATA1、DATA2、DATA3、DATA4、DATA5、DATA6、DATA7、DATA8分别

为8路相位偏移所对应的数据且位数为14。图中A=Phase,Phase为BPSK相位调制的输入，B=Phase+P1，C=Phase+P2，D=Phase+P3，E=Phase+P4，F=Phase+P5，G=Phase+P6，H=Phase+P7 。 图4 8路并行NCO数据波形产生图

本设计的单路NCO采样频率fclk =200 MHz，每一路的初相位是由各偏移相位和BPSK调制相位组成，即8路NCO实现的是总采样频率为1.6 GHz，即fDAC=1.6 GHz为DAC的采样频率，DATA_OUT为8路数据经并串转换方法后经DAC输出数据。分析得知，这些数据对应的相邻相位字之间的步进值为Pmod/8,相当于NCO工作在1.6 GHz频率下，依次输出每个相位字所对应的数据。该过程等效于将FPGA的工作速度提高到8倍，由200 MHz变为1.6 GHz。综合上述，此8路并行NCO技术有效解决了工作速度问题，等效提高了系统的采样率。 2.3 并转串模块设计

由于本设计采用多路并行NCO技术，所以需要采用并转串技术提高采样频率。本设计采用FPGA自带的低电压差分信号串行器/解串器(LVDS SERDES)宏功能IP核来实现接口的高速差分数据的发送[12]。LVDS的输入数据端为8路NCO的输出数据总共112位，而需要对112位数据进行重新排序，且需把NCO输出的双极性信号转化为单极性信号输入到DAC中，时钟输入为200 MHz，输出数据为28位的数据流，以差分的方式输出，且传输速率为800 MSPS，与输出源同步时钟一起输入到DAC中。输出的源同步时钟为400 MHz作为AD9739的输入时钟DCI，也是数据的同步时钟。 2.4 DAC模块

DAC芯片是跳频信号波形产生的重要组成模块。本设计的数据传输速率达到1.6 GSPS，而AD9739的最高采样率高达2.5 GSPS，所以考虑使用AD9739芯片作

为数模转换器。转换位数最高为14 bit，输出的带宽高达1.25 GHz。AD9739包含了2条并行14位LVDS差分输入接口且采集数据使用的是源同步DDR模式，即源同步时钟DCI在其上升沿和下降沿同时采集数据，因为这样可以将传输的速率降为芯片时钟的一半，数据时钟的频率降为传输的速率的一半，然后在芯片内部将两端口的数据合成一组。降低时钟频率可以提高时钟质量，也就提高了数据传输的正确率。此外，通过对寄存器的配置，能够选择不同的工作模式，即不同的带宽区域。本设计的带宽输出范围为300～550 MHz，因此选择基带模式[13]。 AD9739需要外供时钟电路，而时钟源的质量及驱动强度都是必须考虑的因素。ADF4350时钟电路具有低相位噪声、低抖动的特点，且可以提供时钟输出频率从137.5 MHz～4.4 GHz的范围[14]。 3 实验测试

跳频序列的频率范围是250～500 MHz，调制信号的频率为50 MHz，符号速率为25MSPS，跳频信号发生器最终输出的跳频信号频率为300～550 MHz。图5的波形图是使用KEYSIGHT的MSOX6004A示波器所得到。

图5为选取的400 MHz的单频点正弦信号的时域波形,未加滤波器。图5中的时域图不是非常标准的正弦波是因为采样率为1.6 GHz，只采样了4个点。 图5 400 MHz单频点的时域图 图6 400 MHz单频点的频谱图

图6为400 MHz单频点的频谱图，从频谱图中可以看到2个箭头分别为主谱和最高杂散谱，示波器的每一格代表10 dB，两者差约大于60 dB。

图7和图8分别为截取的某个时刻的跳频信号的频谱图和放大后的频谱图。由于跳频的跳速较快，所以图中可以看出2个主峰，主峰信号频率约为410 MHz和500 MHz，可以看出主瓣的宽度为50 MHz为基带速率的2倍。可知道频谱图满足跳频和BPSK调制的特点。

图7 某个状态的跳频频谱图 图8 某个状态放大的跳频频谱图 4 结束语

本设计采用了多路并行NCO技术，降低了单路NCO的传输速率，实现了跳频信号的高速传输，提高了输出波形的频率，拓宽了输出波形的带宽。采用BPSK调制时，输出波形频谱满足对应的调制特征，跳频输出波形能量集中在300～550 MHz之间，杂波抑制优于60 dB，符合系统要求。该设计采用FPGA内部的并行NCO实现跳频频率合成器比采用专用芯片更加的灵活。因此，本设计具有跳频速度快，杂散度低，输出频率高、输出带宽宽等特点，且具有灵活性，可扩展性等优点，可用于高速跳频系统中。 参考文献：

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