VHDL 和 Verilog 语言的设计方法

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第五节 ispDesignEXPERT 系统中 VHDL

和 Verilog 语言的设计方法

除了支持原理图和 ABEL-HDL 语言输入外，商业版的 ispDesignEXPERT 系统中提供了 VHDL 和 Verilog 语言的设计人口。用户的 VHDL 或 Verilog 设计可以经 ispDesignEXPERT 系统提供的综合器进行编译综合，生成 EDIF 格式的网表文件，然后可进行逻辑或时序仿真，最后进行适配，生成可下载的 JEDEC 文件。 I. VHDL 设计输入的操作步骤

A. 在 ispDesignEXPERT System Project Navigator 主窗口中，

按 File=>New Project 菜单建立一个新的工程文件，此时会弹出如下图所示的对话框。请注意：在该对话框中的 Project Type 栏中，必须根据您的设计类型选择相应的工程文件的类型。本例中，选择 VHDL 类型。若是 Verilog 设计输入，则选择 Verilog HDL 类型。

将该工程文件存盘为 demo.syn。 B. 在 ispDesignEXPERT System Project Navigator 主窗口中，

选择 Source=>New 菜单。在弹出的 New Source 对话框中，选择 VHDL Module 类型。

C. 此时，软件会产生一个如下图所示的 New VHDL

Source 对话框：

在对话框的各栏中，分别填入如上图所示的信息。按 OK 钮后，进入文本编辑器 - Text Editor 编辑 VHDL 文件。

在 Text Editor 中输入如下的 VHDL 设计，并存盘。

library ieee;

use ieee.std_logic_1164.all;

entity demo is

port ( A, B, C, D, CK:

architecture demo_architecture of demo is signal INP: std_logic; begin

Process (INP, CK) begin

if (rising_edge(CK)) then

OUTP <= INP; end if; OUTP:

end demo;

in std_logic;

out std_logic);

end process;

INP <= (A and B) or (C and D); end demo_architecture;

此 VHDL 设计所描述的电路与本教材第二节所输入的原理图相同，只不过将输出端口 OUT 改名为 OUTP ( 因为 OUT 为 VHDL 语言保留字)。

此时，在 ispDesignEXPERT System Project Navigator 主窗口左侧的源程序区中，demo.vhd 文件被自动调入。单击源程序区中的 ispLSI1032E-125LT100 栏，此时的

ispDesignEXPERT System Project Navigator 主窗口如下图所示：

选择菜单 Tools=>Synplicity Synplify Synthesis产生如下窗口。选 Add 调入 demo.vhd ，然后对 demo.vhd 文件进行编译、综合。

若整个编译、综合过程无错误，该窗口在综合过程结束时会自动关闭。若在此过程中出错，双击上述 Synplify 窗口中 Source Files 栏中的

demo.vhd 文件进行修改并存盘，然后按 RUN 钮重新编译。

在通过 VHDL 综合过程后，可对设计进行功能和时序仿真。在 ispDesignEXPERT System Project Navigator

主窗口中按 Source=>New 菜单，产生并编辑如下的测试向量文件 demo.abv ：

module demo;

c,x = .c.,.x.;

CK,A,B,C,D,OUTP PIN;

TEST_VECTORS

([CK, A, B, C, D]->[OUTP]) [ c , 0 , 0 , 0 , 0 ]->[ x ]; [ c , 0 , 0 , 1 , 0 ]->[ x ]; [ c , 1 , 1 , 0 , 0 ]->[ x ]; [ c , 0 , 1 , 0 , 1 ]->[ x ]; END

在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的 demo.abv 文件，双击右侧的 Functional Simulation 栏，进行功能仿真。在 Waveform Viewer 窗口中观测信号 A，B，C，CK，D 和 OUTP，其波形如下图所示：

在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的 demo.abv 文件，双击右侧的 Timing

Simulation 栏，进行时序仿真。选择 Maximum Delay，在 Waveform Viewer 窗口中观测信号 A，B，C，CK，D 和 OUTP，其波形如下图所示：

在 ispDesignEXPERT System Project Navigator 主窗口中选中左侧的 ispLSI1032E-125LT100 器件，双击右侧的 Compile Design 栏，进行器件适配。该过程结束后会生成用于下载的 JEDEC 文件 demo.jed。

II. Verilog 设计输入的操作步骤

Verilog 设计输入的操作步骤与 VHDL 设计输入的操作步骤完全一致，在此不再赘述。需要注意的是在产生新的工程文件时，工程文件的类型必须选择为 Verilog HDL。

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VHDL 和 Verilog 语 言 的 设 计 方 法

VHDL 和 Verilog 语言的设计方法