数字电子技术实验指导书(讲义)

一、实验箱的组成及特点

1．实验箱的供电

实验箱的后方设有带保险丝管（0.5A）的220V单相交流三芯电源插座（配有三芯插头电源线一根）。箱内设有一只降压变压器，供直流稳压电源。

2．两块大型（433 mm×323mm）单面散敷铜印刷线路板，正面丝印有清晰的各部件、元器件的图形、线条和字符；反面则是装接其相应的实际元器件。该板上包含着以下各部分内容：

（1）左下角装有带灯电源总开关一只。

（2）高性能双列直插式圆脚集成电路插座41只（其中40P 3只，28P 2只，24P，2只，20P 4只，16P 17只，14P 9只，8P 4只）。

（3）900多只高可靠的自锁紧式、防转、叠插式插座。它们与集成电路插座、镀银针管座以及其它固定器件，线路等已在印制板面连接好。正面板上有黑线条连接的地方，表示内部（反面）已接好。

采用高性弹性插件，这类插件，其插头与插座之间的导电接触面很大，接触电阻极其微小（接触电阻＜0.003Ω,使用寿命＞10000次以上），而且插头之间可以叠插，从而可形成一个立体布线空间，使用起来极为方便。

（4）90多根镀银长（15mm）紫铜针管插座，供实验接插小型电位器、电阻、电容等分立元件之用（它们与相应的锁紧插座已在印刷面连通）。

（5）2只无译码LED数码管，其中“共阴”，“共阳”各一只。 八个显示段的管脚均已与相应的锁紧插座相连。 （6）6位十六进制七段译码器与LED数码显示器

每一位译码器均采用可编程器件GAL设计而成，具有十六进制全译码功能。显示器采用LED共阴极红色数码管（与译码器在反面已连接好），可显示四位BCD码十六进制的全译码代号：0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F。

（7）4位BCD码十进制码拔码开关组

每一位的显示窗指示出0～9中的一个十进制数字，在A、B、C、D四个输出插口处输出相对应的BCD码。每按一次“+”或“-”键，将顺序地进行加1计数或减1计数。

若将某位拔码开关的输出A、B、C、D连接在“（6）”的一位译码显示的输入端口A、B、C、D处，当接通+5V电源时，数码管将点亮显示出与拔码开关指示的一致的数字。

（8）十六位LED发光二极管显示器及其电输入插口

在连通+5V电源后，当输入口接高电平时，所对应的LED发光二极管点亮：输入口接低电平时，则熄灭。

（9）十六位逻辑开关及相应的开关电平输出插口

提供16只小型单刀双掷开关与之对应的开关电平输出插口，当开关向上拔（即拨向“H”）时，与之相对的输出插孔输出高电平5V：当开关向下拨（即拨向“L”）时，相对应的输出为低电平0V。

1

（10）直流稳压电源

提供±15V，0.5A、±5V，0.5A直流稳压电源四路，每路均有短路保护自恢复功能，其中+5V电源具有告警指示功能。有相应的电源输出插口及相应的LED发光二极管指示。只要开启直流稳压电源处分开关，就有相应的直流稳压电源输出。

实验板上标有“+5V”处，是指实验时须用导线将+5V的直流电源引入该处，是电源+5V的输入插口。 （11）脉冲信号源

① 提供正、负输出单次脉冲一组；

② 输出四路BCD码基频、二分频、四分频、八分频，基频输出频率分1Hz、1KHz、20KHz三档粗调，

每档附近又可进行细调； ③频率连续可调的计数脉冲信号源

本信号源能在很宽的频率范围内（0.5Hz～300KHz）调节输出频率，可用作低频计数脉冲源：在中间一段较宽的频率范围，则可用作连续可调的方波激励源。

（12）五功能逻辑笔

这是一支新型的逻辑笔，它是用可编程逻辑器件GAL设计而成，具有显示五种功能的特点。只要开启+5V直流稳压电源开关，用锁紧线从“输入”口接出，锁紧线的另一端可视为逻辑笔的笔尖，当笔尖点在电路中的某个测试点，面板上的四个指示灯即可显示出该点的逻辑状态：是高电平（“HL”）、低电平（“LL”）、中间电平（“ML”）或高阻态（“HR”）；若该点有脉冲信号输出，则四个指示灯将同时点亮，故有五功能逻辑笔之称，亦可称为“智能型逻辑笔”。

（13）多功能智能测试仪

本测试仪是用单片机开发而成的智能化仪器，基主要功能如下： ①能高速破译集成电路芯片型号

②可自动列出相同的其他可代用的芯片型号 ③可对集成电路进行动态老化和可靠性检测

集成芯片测试范围为：74/54LS系列，74/54HC/HCT/C系列，CMOS40XX系列，CMOS40XX系列及部分常用模拟集成电路，全部种类达548种。

④智能化频率测量，频率测量范围：1Hz～5MHz。

⑤周期测量，周期测量范围：2微秒-5微秒，测量精度：±1微秒。 ⑥用作计数器，对脉冲信号进行计数。

本测试仪的显示器采用七位共阴极绿色LED数码管。其使用方法为：将+5V电源接到本测试仪的电源插孔处（即按实验板上虚线所示用连接线将+5V插口与+5V电源连接起来），显示器应显示“PC”，当按“RST”键后，也显示“PC”，表示已进入了测试初始状态。

①在显示“PC”状态下，按一下“ENT”键，显示器将显示一闪动的“正弦曲线”（最后一个数码管显示隐8字）。此时只要将集成电路夹于锁紧夹中，即能显示该芯片完整的型号，如74LS125、CD4046、CD4553等，如有相同功能的其他型号芯片，将循环显示出本芯片及其他代用芯片的型号。

②利用“①”，使待芯片放于夹子一段时间，这段时间中，该芯片的型号显示不变，则为合格，否则为不合格，但应排除同类多型号现象。

2

操作时应注意：对于任何功能的实现，在按“ENT”键以前，不能在锁紧夹上放任何芯片：放置芯片的规则是将芯片的缺口朝上，使芯片的第一脚与夹子的第一脚（旁边有“·”标记）对齐。

③在显示“PC”状态下，连续按动“PCH”键，将依次显示如下功能符号：（“74LS”、“74HC”、“CD40”、“CD45”、“ANG”）“F500”、“F1000”、“F5000”、“F1000”、“CCP”、“COU”，括号内的功能在本装置中未采用。

A）选中“F500”后按“ENT”键，三秒钟后7位显示器全显示“0”，此时即进入频率测量状态。将被测信号以“f1”插口输入，即可以对小于350KHz的信号进行频率测量了。所测频率的最低单位为Hz。

B）大于350KHz的频率测量。操作方法同上，只是用键“FCH”选“F1000”、“F5000”或“F10000”，用来分别测定1M、5M或10M以内的频率。但应注意，此时的被测信号应以“f1”插口输入，且需用锁紧线将“f1”插口与“COM”插口连接起来。所测结果的最低单位仍为Hz。

④按“FCH”键至“CCP”，再按“EAT”键，即进入周期测量状态。测量线接线方法与小于350KHz频率测量的方法相同。显示数最低单位是微秒。（注意：此功能下，在被测信号输入以前，显示器并不会象测频率那样显示“0”：输入被测信号的频率不应大于500KHz）。

⑤连续按“FCH”键至“COU”，按“ENT”键，即乾主计数状态，此时，将脉冲信号输入“f1”插口，本测试仪即开始对脉冲信号进行计数。再按“ENT”键，测试仪将对脉冲信号进行第二次计数。

（14）本实验箱还有ispLSI（1016或2032）44脚芯片插座（包括资源全开放式实验电路及下载线插座等）。

（15）实验板上还设有声响信号指示一路，设有实验用的蜂鸣器（BUZZ）一只，继电器一只，碳膜电位器五只（1K、10K、47K、100K、1M各一只）按键盘2只，并附有充足的实验连接导线一套。

（16）在本实验板上还装有一块166×55mm的面包板，以保留传统面包板的优点。 二、使用注意事项

1．使用前应先检查各电源及实验板上所有功能块的输出与显示是否正常。如一切均属正常，方可进入实验。

2．接线前务必熟悉实验板上各元器件的功能、参数及其接线位置，特别要熟知各集成块插脚引线的排列方式及接线位置。

3．实验接线前必须先断开总电源与各分电源开关，严禁带电接线。

4．接线完毕，检查无误后，再插入相应的集成电路芯片才可通电，也只有在断电后方可插拔集成芯片。严禁带电插拔集成芯片。

5．实验始终，实验板上要保持整洁，不可随意放置杂物，特别是导电的工具和多余的导线等，以免发生短路等故障。

6．实验中需了解集成电路芯片的引脚功能及其排列方式时，可查阅实验指导书的附录部分。

3

实验一 TTL集成逻辑门的逻辑功能与参数测试

一、实验目的

1、掌握TTL集成与非门的逻辑功能和主要参数的测试方法 2、掌握TTL器件的使用规则

3、进一步熟悉数字电路实验装置的结构，基本功能和使用方法 二、实验原理

本实验采用双四输入与非门74LS20，即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入端。其逻辑框图、符号及引脚排列如图1(a)、(b)、(c)所示。

(b)

（a） (c)

图1 74LS20逻辑框图、逻辑符号及引脚排列

1、与非门的逻辑功能

与非门的逻辑功能是：当输入端中有一个或一个以上是低电平时，输出端为高电平；只有当输入端全部为高电平时，输出端才是低电平（即有“0”得“1”，全“1”得“0”。）

其逻辑表达式为 Y＝ 2、TTL与非门的主要参数

(1) 输出低电平VOL：输出低电平是指与非门的所有输入端都接高电平时的输出电平值。测试电路如图2（a）所示。

（2）输出高电平VOH：输出高电平是指与非门有一个以上输入端接低电平时的输出电平值。测试电路如图2（b）所示。

4

+5V +5V ﹠ VOL ﹠ VOH

（a）

图2 VOH、VOL测试电路图

(3)低电平输出电源电流ICCL和高电平输出电源电流ICCH

（b）

与非门处于不同的工作状态，电源提供的电流是不同的。ICCL是指所有输入端悬空，输出端空载时，电源提供器件的电流。ICCH是指输出端空截，每个门各有一个以上的输入端接地，其余输入端悬空，电源提供给器件的电流。通常ICCL＞ICCH，它们的大小标志着器件静态功耗的大小。 器件的最大功耗为PCCL＝VCCICCL。手册中提供的电源电流和功耗值是指整个器件总的电源电流和总的功耗。ICCL和ICCH测试电路如图3(a)、(b)所示。

[注意]：TTL电路对电源电压要求较严，电源电压VCC只允许在＋5V±10％的范围内工作，超过5.5V将损坏器件；低于4.5V器件的逻辑功能将不正常。

(a) (b) (c) (d)

图3 TTL与非门静态参数测试电路图

(4)低电平输入电流IiL和高电平输入电流IiH。IiL是指被测输入端接地，其余输入端悬空，输出端空载时，由被测输入端流出的电流值。在多级门电路中，IiL相当于前级门输出低电平时，后级向前级门灌入的电流，因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带负载的个数，因此希望IiL小些。

5

IiH是指被测输入端接高电平，其余输入端接地，输出端空载时，流入被测输入端的电流值。在多级门电路中，它相当于前级门输出高电平时，前级门的拉电流负载，其大小关系到前级门的拉电流负载能力，希望IiH小些。由于IiH较小，难以测量，一般免于测试。 IiL与IiH的测试电路如图3(c)、(d)所示。 (5)扇出系数NO

扇出系数NO是指门电路能驱动同类门的个数，它是衡量门电路负载能力的一个参数，TTL与非门有两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数NOL和高电平扇出系数NOH。通常IiH＜IiL，则NOH＞NOL，故常以NOL作为门的扇出系数。

NOL的测试电路如图4所示，门的输入端全部悬空，输出端接灌电流负载RL，调节RL使IOL增大，VOL

随之增高，当VOL达到VOLm（手册中规定低电平规范值0.4V）时的IOL就是允许灌入的最大负载电流，则 通常NOL≥8 NOL

(6)电压传输特性

门的输出电压vO随输入电压vi而变化的曲线vo＝f(vi) 称为门的电压传输特性，通过它可读得门电路的一些重要参数，如输出高电平 VOH、输出低电平VOL、关门电平VOff、开门电平VON、阈值电平VT 及抗干扰容限VNL、VNH等值。测试电路如图5所示，采用逐点测试法，即调节RW，逐点测得Vi及VO，然后绘成曲线。

图4 扇出系数测试电路 图5 传输特性测试电路 (7)平均传输延迟时间tpd

tpd是衡量门电路开关速度的参数，它是指输出波形边沿的0.5Vm至输入波形对应边沿0.5Vm点的时间间隔，如图6所示。

6

IOLIiL

(a) 传输延迟特性 (b) tpd的测试电路 图6

图6(a)中的tpdL为导通延迟时间，tpdH为截止延迟时间，平均传输延迟时间为

tpd1(tpdLtpdH)2tpd的测试电路如图6(b)所示，由于TTL门电路的延迟时间较小，直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得。 其工作原理是：假设电路在接通电源后某一瞬间，电路中的A点为逻辑“1”，经过三级门的延迟后，使A点由原来的逻辑“1”变为逻辑“0”；再经过三级门的延迟后，A点电平又重新回到逻辑“1”。电路中其它各点电平也跟随变化。说明使A点发生一个周期的振荡，必须经过6 级门的延迟时间。因此平均传输延迟时间为

tpdT6TTL电路的tpd一般在10nS～40nS之间。 74LS20主要电参数规范如表1所示

表1 参数名称和符号 导通电源电流 截止电源电流 低电平输入电流 ICCL ICCH IiL 规范值 单位 ＜14 ＜7 ≤1.4 mA mA mA 测 试 条 件 VCC＝5V，输入端悬空，输出端空载 VCC＝5V，输入端接地，输出端空载 VCC＝5V，被测输入端接地，其他输入端悬空，输出端空载 VCC＝5V，被测输入端Vin＝2.4V，其他输入端接地，输出端空载。 VCC＝5V，被测输入端Vin＝5V，其他输入端接地，输出端空载。 VCC＝5V，被测输入端Vin＝0.8V，其他输入端悬空，IOH＝400μA。 7

直流参数 ＜50 高电平输入电流 IiH ≤1 μA mA 输出高电平

VOH ≥2.4 V 输出低电平 扇出系数 交流参平均传输延迟时间 数

三、实验设备与器件

VOL NO ≤0.4 ≥8 V VCC＝5V，输入端Vin＝2.0V， IOL＝12.8mA。 VCC＝5V，被测输入端输入信号： Vin＝3.0V，f＝2MHz。 tpd ≤20 ns 1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、直流数字电压表 5、直流毫安表 6、直流微安表

7、74LS20×2、1K、10K电位器，200Ω电阻器(0.5W) 四、实验内容

在合适的位置选取一个14P插座，按定位标记插好74LS20集成块。

1、74LS20主要参数的测试

(1)分别按图2、3、4、6(b)接线并进行测试，将测试结果记入表2中。

表2

ICCL VOH(V) VOL(V) (mA) ICCH (mA) IiL (mA) IOL (mA) NO IOL IiL tpd = T/6 (ns) (2)接图5接线，调节电位器RW，使vi从OV向高电平变化，逐点测量vi和vO的对应值，记入表3中。 表3 Vi(V) VO(V) 0 0.2 0.4 0.6 0.8 1.0 1.5 2.0 2.5 3.0 3.5 4.0 … 2． 验证TTL集成与非门74LS20的逻辑功能

（1） 通过测试与非门输出电压进行验证。按图7接线，与非门的四个输入端接逻辑开关

输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”。用万用表测量与非门的输出端电压。按表4的五种情况逐个验证集成块中两个与非门的逻辑功能。将所测电压填入表4右端。74LS20有4个输入端，有16个最小项，在实际测试时，只要通过对输入1111、0111、1011、1101、1110五项进行检测就可判断其逻辑功能是否正常。

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表4 +5V An 输 入 Bn 1 1 0 1 1 Cn 1 1 1 0 1 输 出 Dn Y1（V） Y（ 2V）1 1 1 1 0 接逻辑开关﹠ 1 0 1

1 1 图7 测电压验证与非门逻辑功能逻辑图

(2) 通过观察与非门输入输出电压波形进行验证。

+5V

Vi & Vi

(a) （b) 图8 测波形验证与非门逻辑功能图

分别按图8(a)、(b)接线，将其中一个输入端接信号发生器TTL方波（频率为1kHz），用示波器观察两种电路的输入输出波形，记录于图9(a)、(b)。

Vi

Vi

Vo & +5V Vo (a) (b) 图9 波形图

9

t

Vo

Vo

t

t

t

五、实验报告

1.实验所测数据要填入相应表格,所画波形要标出幅值和周期，并标出单位。 2、画出实测的电压传输特性曲线，并从中读出各有关参数值。

3、记录、整理实验结果，并对结果进行分析。 4、实验总结及体会。 六、集成电路芯片简介

数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图1所示。识别方法是：正对集成电路型号（如74LS20）或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到最后一脚（在左上角）。在标准形TTL集成电路中，电源端VCC一般排在左上端，接地端GND一般排在右下端。如74LS20为14脚芯片，14脚为VCC，7脚为GND。若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。 七、TTL集成电路使用规则

1、接插集成块时，要认清定位标记，不得插反。

2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。电源极性绝对不允许接错。 3、闲置输入端处理方法

(1) 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。

(2) 直接接电源电压VCC（也可以串入一只1～10KΩ的固定电阻）或接至某一固定电压(＋2.4≤V≤4.5V)的电源上， 或与输入端为接地的多余与非门的输出端相接。 (3) 若前级驱动能力允许，可以与使用的输入端并联。

4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R≤680Ω时，输入端相当于逻辑“0”；当R≥4.7 KΩ时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。 5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。否则不仅会使电路逻辑功能混乱，并会导致器件损坏。

6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc，一般取R＝3～5.1 KΩ。

实验二 CMOS集成逻辑门的逻辑功能与参数测试

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一、实验目的

1、掌握CMOS集成门电路的逻辑功能和器件的使用规则 2、学会CMOS集成门电路主要参数的测试方法 二、实验原理

1、 CMOS集成电路是将N沟道MOS晶体管和P沟道 MOS晶体管同时用于

一个集成电路中，成为组合二种沟道MOS管性能的更优良的集成电路。CMOS集成电路的主要优点是： (1)功耗低，其静态工作电流在10A数量级，是目前所有数字集成电路中最低的，而TTL器件的功耗则大得多。

(2)高输入阻抗，通常大于10Ω，远高于TTL器件的输入阻抗。

(3)接近理想的传输特性，输出高电平可达电源电压的 99.9％以上，低电平可达电源电压的0.1％以下，因此输出逻辑电平的摆幅很大，噪声容限很高。

(4)电源电压范围广，可在＋3V～＋18V范围内正常运行。

(5)由于有很高的输入阻抗，要求驱动电流很小，约0.1μA，输出电流在＋5V电源下约为 500μA，远小于TTL电路，如以此电流来驱动同类门电路，其扇出系数将非常大。在一般低频率时，无需考虑扇出系数，但在高频时，后级门的输入电容将成为主要负载，使其扇出能力下降，所以在较高频率工作时，CMOS电路的扇出系数一般取10～20。 2、CMOS门电路逻辑功能

尽管CMOS与TTL电路内部结构不同，但它们的逻辑功能完全一样。本实验将测定与门CC4081，或门CC4071，与非门CC4011，或非门CC4001的逻辑功能。各集成块的逻辑功能与真值表参阅教材及有关资料。 3、CMOS与非门的主要参数

CMOS与非门主要参数的定义及测试方法与TTL电路相仿，从略。 4、CMOS电路的使用规则

由于CMOS电路有很高的输入阻抗，这给使用者带来一定的麻烦，即外来的干扰信号很容易在一些悬空的输入端上感应出很高的电压，以至损坏器件。CMOS电路的使用规则如下：

(1) VDD接电源正极，VSS接电源负极（通常接地⊥），不得接反。CC4000系列的电源允许电压在＋3～＋18V范围内选择，实验中一般要求使用＋5～＋15V。 (2) 所有输入端一律不准悬空

闲置输入端的处理方法： a) 按照逻辑要求，直接接VDD（与非门）或VSS（或非门）。 b) 在工作频率不高的电路中，允许输入端并联使用。

(3) 输出端不允许直接与VDD或VSS连接，否则将导致器件损坏。

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10

－9

(4) 在装接电路，改变电路连接或插、拔电路时，均应切断电源，严禁带电操作。 (5) 焊接、测试和储存时的注意事项：

a、电路应存放在导电的容器内，有良好的静电屏蔽；

b、焊接时必须切断电源，电烙铁外壳必须良好接地，或拔下烙铁，靠其余热焊接； c、所有的测试仪器必须良好接地； 三、实验设备与器件

1、+5V直流电源 2、双踪示波器 3、连续脉冲源 4、逻辑电平开关 5、逻辑电平显示器 6、直流数字电压表 7、直流毫安表 8、直流微安表

9、CC4011、CC4001、CC4071、CC4081、电位器 100K、电阻 1K 四、实验内容

1、 CMOS与非门CC4011参数测试（方法与TTL电路相同） (1)测试CC4011一个门的ICCL，ICCH，IiL，IiH

(2)测试CC4011一个门的传输特性（一输入端作信号输入，另一输入端接逻辑高电平） 2、验证CMOS各门电路的逻辑功能，判断其好坏。

验证与非门CC4011、与门CC4081、或门CC4071及或非门CC4001逻辑功能，其引脚见附录。

以CC4011为例：测试时，选好某一个14P插座，插入被测器件，其输入端A、B 接逻辑开关的输出插口，其输出端Y接至逻辑电平显示器输入插口，拨动逻辑电平开关，逐个测试各门的逻辑功能，并记入表1中。

表1

图1 与非门逻辑功能测试

3、观察与非门、与门、或非门对脉冲的控制作用。

选用与非门按图2(a)、(b)接线，将一个输入端接连续脉冲源（频率为20KHz），用示波器观察两种电路的输出波形，记录之。

然后测定“与门”和“或非门”对连续脉冲的控制作用。

12

输 入 A 0 0 1 1 B 0 1 0 1 Y1 输 出 Y2 Y3 Y4

(a) (b)

图2 与非门对脉冲的控制作用

五、预习要求

1、复习CMOS门电路的工作原理 2、熟悉实验用各集成门引脚功能

3、画出各实验内容的测试电路与数据记录表格 4、画好实验用各门电路的真值表表格 5、各CMOS门电路闲置输入端如何处理？ 六、实验报告

1、整理实验结果，用坐标纸画出传输特性曲线。

2、根据实验结果，写出各门电路的逻辑表达式，并判断被测电路的功能好坏。

实验三 组合逻辑电路的设计与测试

一、实验目的

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掌握组合逻辑电路的设计与测试方法 二、实验原理

1、 使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图1

所示。

图1 组合逻辑电路设计流程图

根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。 2、 组合逻辑电路设计举例

用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1”。

设计步骤：根据题意列出真值表如表1所示，再填入卡诺图表2中。

表1

D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1

表2 DA BC 00

00 01 14

11 10 01 11 10 1 1 1 1 1 由卡诺图得出逻辑表达式，并演化成“与非”的形式 Z＝ABC＋BCD＋ACD＋ABD

＝ABCBCDACDABD

根据逻辑表达式画出用“与非门”构成的逻辑电路如图2所示。

图2 表决电路逻辑图

用实验验证逻辑功能

在实验装置适当位置选定三个14P插座，按照集成块定位标记插好集成块CC4012。

按图2接线，输入端A、B、C、D接至逻辑开关输出插口，输出端Z接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表1进行比较，验证所设计的逻辑电路是否符合要求。 三、实验设备与器件

1、 ＋5V直流电源 2、 逻辑电平开关 3、 逻辑电平显示器 4、 直流数字电压表

3、 CC4011×2（74LS00） CC4012×3（74LS20） CC4030×1（74LS86）

CC4081×1（74LS08） 74LS10×1(CC4023) CC4001×1 (74LS02) 四、实验内容

1、设计一个路灯控制电路。要求在4个不同的地方都能独立控制路灯的亮和灭。当一个开关动作后灯亮，则另一个开关动作后灯灭。要求用异或门实现。

要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。

2、设计一个对两个1位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与非门实现。

3．试用与非门设计一个监测信号灯工作状态的逻辑电路。其条件是，信号灯由红（用R表示）、黄（用

15

Y表示）、緑（用G表示）三种颜色灯组成，正常工作时只能是红、緑或黄加上緑当中的一种灯亮。而当出现其它五种灯亮状态时，电路发生故障，要求逻辑电路发出故障信号（故障信号由灯亮表示）。 五、实验预习要求

1、 根据实验任务要求列出真值表。 2、 由真值表列出逻辑表达式并化简。

3、 由给定的逻辑门实现电路，画出逻辑图，并在图上标出芯片的引脚号。 六、实验报告

1．按照组合逻辑电路的设计步骤，在实验报告中依次列出真值表，逻辑表达式并化成简式，然后画出由给定逻辑门实现的逻辑电路图。

2、对所设计的电路进行实验测试，记录测试结果。

3、实验总结及体会。

实验四 译码器及其应用

一、实验目的

1、掌握中规模集成译码器的逻辑功能和使用方法 2、熟悉数码管的使用

二、实验原理

译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的

16

状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。

译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 1、变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2个不同的组合状态，就有2 个输出端供其使用。而每一个输

n

n

出所代表的函数对应于n个输入变量的最小项。

以3线－8线译码器74LS138为例进行分析，图1(a)、(b)分别为其逻辑图及引脚排列。其中 A2 、A1 、A0 为地址输入端，Y0～Y7为译码输出端，S1、S2、S3为使能端。表1为74LS138功能表当S1＝1，S2＋S3＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S1＝0，S2＋S3 ＝X时，或 S1＝X，S2＋S3＝1时，译码器被禁止，所有输出同时为1。

(a) (b)

图1 3－8线译码器74LS138逻辑图及引脚排列

表1

输 入 S1 1 1 1 1

输 出 A1 0 0 1 1 A0 0 1 0 1 S2+S3 A2 0 0 0 0 0 0 0 0 Y0 Y1 0 1 1 1 1 0 1 1 Y2 Y3 Y4 1 1 0 1 17

Y5 1 1 1 1 Y6 Y7 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 × 0 0 0 0 × 1 1 1 1 1 × × 0 0 1 1 × × 0 1 0 1 × × 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图2所示。若在S1输入端输入数据信息，S2＝S3＝0，地址码所对应的输出是S1数据信息的反码；若从S2端输入数据信息，令S1＝1、S3＝0，地址码所对应的输出就是S2端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。

根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图3所示，实现的逻辑函数是 Z＝ABCABCABC＋ABC

图2 作数据分配器 图3 实现逻辑函数

利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如图4所示。 2、数码显示译码器

a、七段发光二极管(LED)数码管

LED数码管是目前最常用的数字显示器，图5(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。

一个LED数码管可用来显示一位0～9十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、

18

图4 用两片74LS138组合成4/16译码器

绿、黄、橙色）的颜色不同略有差别，通常约为2～2.5V，每个发光二极管的点亮电流在5～10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。

(a) 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动）

图5 (c) LED数码管符号及引脚功能

b、BCD码七段译码驱动器

此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等，本实验系采用CC4511 BCD码锁存／七段译码／驱动器。驱动共阴极LED数码管。

图6为CC4511引脚排列

19

其中 图6 CC4511引脚排列 A、B、C、D — BCD码输入端

a、b、c、d、e、f、g — 译码输出端，输出“1”有效，用来驱动共阴极LED数码管。 LT — 测试输入端，LT＝“0”时，译码输出全为“1”

消隐输入端，BI＝“0”时，译码输出全为“0” BI —

LE — 锁定端，LE＝“1”时译码器处于锁定（保持）状态，译码输出保持在LE＝0时的数值，LE＝0为正常译码。

表2为CC4511功能表。CC4511内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过1001时，输出全为“0”，数码管熄灭。

表2 输 入 LE × × 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

输 出 B A a b 1 0 1 1 1 1 1 0 0 1 1 1 0 0 0 0 0 20

BI LT D C × 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 c 1 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 0 d 1 0 1 0 1 1 0 1 1 0 1 0 0 0 0 0 0 e 1 0 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 f 1 0 1 0 0 0 1 1 1 0 1 1 0 0 0 0 0 g 1 0 0 0 1 1 1 1 1 0 1 1 0 0 0 0 0 显示字形 消隐 消隐 消隐 消隐 消隐 消隐 × × × × 1 × × × × 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 1 1 0 0 0 0 0 0 1

1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 消隐 锁存 × × × × 锁 存

图7 CC4511驱动一位LED数码管

3．编码器

将具有特定意义的信息编成相应二进制代码的功能电路，称为编码器。编码级别有高低之分的编码器则称为优先编码器。如74LS148为8线-3线优先编码器，其功能表如表3所示。对其逻辑功能说明如下。Y2、Y1、Y0为数码输出端，输出为8421BCD码的反码。IN0-IN7为编码信号输入端，输入低电平0有效，表示有编码请求。在IN0-IN7中，IN7的优先级别最高，IN6次之，其余依次类推。IN0的优先级别最低。也就是说，IN7=0时，其余输入编码信号不论是0还是1都不起作用，电路只对IN7进行编码，输出Y2 Y1 Y0=000，为反码。其原码为111，其余类推。

表3 输 入 ST IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 输 出 Y2 Y1 Y0 YEX Ys 21

H L L L L L L L L L × × × × × × × × H H H H H H H H × × × × × × × L × × × × × × L H × × × × × L H H × × × × L H H H × × × L H H H H × × L H H H H H × L H H H H H H L H H H H H H H H H H H H H L L L L L H L H L L H H H L L H L H H H L H H H H H H L L H L H L H L H L H L H L H L H

三、实验设备与器件

1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、逻辑电平开关 5、逻辑电平显示器 6、拨码开关组 8、译码显示器

9、 74LS138×2 CC4511×1 74LS20×1 74LS148×1 74LS04×1 四、实验内容

1．显示译码器逻辑功能的验证

将CC4511的数据输入端A、B、C、D及LE、BI、LT接实验装置上的逻辑开关输出插口，输出a～g接实验箱左上脚共阴极数码管的对应端，按功能表2的要求拨动逻辑开关，观测输入的四位二进制数与数码管显示的对应数字是否一致，即译码显示是否正常。 2、74LS138译码器逻辑功能测试

将译码器使能端S1、S2、S3及地址端A2、A1、A0 分别接至逻辑电平开关输出口，八个输出端Y7Y0依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表1逐项测试74LS138的逻辑功能。 3、用74LS138构成时序脉冲分配器

参照实验原理说明，时钟脉冲CP频率约为10KHz，要求分配器输出端Y0Y7的信号与CP输入信号同相。

画出分配器的实验电路，用示波器观察在地址端A2、A1、A0分别取000～111 8种不同状态时Y0Y7

22

端的输出波形，注意输出波形与CP输入波形之间的相位关系。

4. 用两片74LS138组合成一个4线—16线译码器，并进行实验。

5. 三个工厂由甲、乙两个变电站供电，如一个工厂用电，则由甲站供电；如两个工厂用电，则由乙站供电；如三个工厂同时用电，则由甲、乙两个站供电。试用74LS138和与非门设计一个供电控制电路。

6.按图8接线，将74LS148的IN0-IN7分别接至数据开关，验证编码、译码、显示电路的逻辑功能。记录实验结果。

IN2 IN0 IN1 IN3 IN4 IN5 +5V Y0 10 16 9 11 Y1 12 13 7 1 2 74LS148 Y2 3 6 4 8 5 A0 A1 1 A2 +5V 1

IN6

IN7 1 7 3 4 16 13 12 1 11 10 CC4511 9 2 15 6 14 5 8 a b c d e f g

图8 编码、译码、显示电路 五、实验预习要求

1、复习有关译码器和分配器的原理。

2、根据实验任务，画出所需的实验线路及记录表格。 六、实验报告

1．写出设计全过程，即列出真值表，逻辑表达式并化成简式，然后画出实现的逻辑电路图。 2、把观察到的波形画在坐标纸上，并标上对应的地址码。

2、 对实验结果进行分析、讨论。

实验五 数据选择器及其应用

一、实验目的

23

1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法

二、实验原理

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个输入数据中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图1所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。

数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。

数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 1、八选一数据选择器74LS151

74LS151为互补输出的8选1数据选择器，引脚排列如图2，功能如表1。

选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q。S为使能端，低电平有效。

图1 4选1数据选择器示意图 图 2 74LS151引脚排列

表1 输 入 S 输 出 A0 × Q 0 Q A2 × A1 × 1

1 24

0 0 0 0 0 0 0 0

0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 1） 使能端S＝1时，不论A2～A0状态如何，均无输出（Q＝0，Q＝1），多 路开关被禁止。

2） 使能端S＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选 择D0～D7中某一个通道的数据输送到输出端Q。

如：A2A1A0＝000，则选择D0数据到输出端，即Q＝D0。

如：A2A1A0＝001，则选择D1数据到输出端,即Q＝D1，其余类推。 2、双四选一数据选择器 74LS153

所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图3，功能如表2。

表2 输 入 输 出 Q 0 D0 D1 D2 D3 S 1 0 0 0 0 图3 74LS153引脚功能

A1 × 0 0 1 1 A0 × 0 1 0 1 1S、2S为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1

数据选择器的数据输入端；Q1、Q2为两个输出端。

1）当使能端1S（2S）＝1时，多路开关被禁止，无输出，Q＝0。

2）当使能端1S（2S）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。

如：A1A0＝00 则选择DO数据到输出端，即Q＝D0。

A1A0＝01 则选择D1数据到输出端，即Q＝D1，其余类推。

数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。

25

3、数据选择器的应用—实现逻辑函数

例1：用8选1数据选择器74LS151实现函数

FABACBC采用8选1数据选择器74LS151可实现任意三输入变量的组合逻辑函数。

作出函数F的功能表，如表3所示，将函数F功能表与8选1数据选择器的功能表相比较，可知（1）将输入变量C、B、A作为8选1数据选择器的地址码A2、A1、A0。（2）使8选1数据选择器的各数据输入D0～D7分别与函数F的输出值一一相对应。

表3

即：A2A1A0＝CBA， D0＝D7＝0 D1＝D2＝D3＝D4＝D5＝D6＝1,则8选1数据选择器的输出Q便实现了函数FABACBC 接线图如图4所示。

图4 用8选1数据选择器实现FABACBC

显然，采用具有n个地址端的数据选择实现n变量的逻辑函数时, 应将函数的输入变量加到数据选择器的地址端(A),选择器的数据输入端（D）按次序以函数F输出值来赋值。

例2：用8选1数据选择器74LS151实现函数 FABAB （1）列出函数F的功能表如表4所示。

（2）将A、B加到地址端A1、A0，而A2接地，由表4可见，将D1、D2接“1”及D0、D3接地，其余数据输入端D4～D7都接地,则8选1数据选择器的输出Q便实现了函数 FABBA

接线图如图5所示。

表4

C 0 0 0 0 1 1 1 1 输 入 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 输 出 F 0 1 1 1 1 1 1 0 26 B 0 0 1 1 A 0 1 0 1 F 0 1 1 0

图5 8选1数据选择器实现 FABAB 的接线图

显然，当函数输入变量数小于数据选择器的地址端（A）时，应将不用的地址端及不用的数据输入端（D）都接地。

例3：用4选1数据选择器74LS153实现函数

FABCABCABCABC

函数F的功能如表5所示

表5 输 入 输出 A B C F 0 0 0 0 0 0 1 0 函数F有三个输入变量A、B、C，而数据选择器有两个地址端A1、A0，少于函数输入变量个数，在设计时可任选A接A1，B接A0。将函数功能表改成表6形式，可见当将输入变量A、B、C中A、B接选择器的地址端A1、A0，由表6不难看出：

D0＝0， D1＝D2＝C， D3＝1 则4选1数据选择器的输出便 实现了函数FABCABCABCABC 接线图如图6所示。

0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 0 1 输 入 A 0 0 B 0 1 C 0 1 0 1 0 1 0 1 输出 F 0 0 0 1 0 1 1 1 中 选 数据端 D0＝0 D1＝C D2＝C D3＝1 表6

27

图6 用4选1数据选择器

实现 FABCABCABCABC

当函数输入变量大于数据选择器地址端（A）时，可能随着选用函数输入变量作地址的方案不同，而使其设计结果不同，需对几种方案比较，以获得最佳方案。 三、实验设备与器件

1、＋5V直流电源 2、逻辑电平开关

3、逻辑电平显示器 4、74LS151（或CC4512），74LS153（或CC4539） 四、实验内容

1、测试数据选择器74LS151的逻辑功能

接图7接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，记录测试结果。

图7 74LS151逻辑功能测试

2、测试74LS153的逻辑功能 测试方法及步骤同上，记录之。

3、用8选1数据选择器74LS151设计三输入多数表决电路 4、用双4选1数据选择器74LS153实现全加器

28

5．试用8选1数据选择器实现逻辑函数Y=A⊕B⊕C 五、预习内容

1、 复习数据选择器的工作原理；

2、 用数据选择器对实验内容中各函数式进行预设计； 六、实验报告

1．写出设计全过程、即列出真值表，逻辑表达式并化成简式，然后画出实现的逻辑电路图。 2．通过实验进行逻辑功能测试。 3．总结实验收获、体会。

实验六 触发器及其应用

一、实验目的

1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法

29

3、熟悉触发器之间相互转换的方法 二、实验原理

触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器

图1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生，表1为基本RS触发器的功能表。

基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表1 输 入 输 出 Q 1 0 Q φ nn+1S 0 1 1 0 2、JK触发器

R 1 0 1 0 Qn+1 0 1 Qn φ 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。如74LS112为双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图2所示。

n+1nn JK触发器的状态方程为 Q ＝JQ＋KQ

J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q 为两个互补输出端。通常把 Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。

30

图2 74LS112双JK触发器引脚排列及逻辑符号

下降沿触发JK触发器的功能如表2 表2

输 入 输 出 K × × × 0 0 1 1 × Q 1 0 φ Q 1 0 nn+1SD 0 1 0 1 1 1 1 1

RD 1 0 0 1 1 1 1 1 CP × × × ↓ ↓ ↓ ↓ ↑ J × × × 0 1 0 1 × Qn+1 0 1 φ Qn 0 1 Q nQn Q nQn 注：×— 任意态 ↓— 高到低电平跳变 ↑— 低到高电平跳变

nnn+1n+1

Q（Q ）— 现态 Q（Q）— 次态 φ— 不定态

JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器

在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q＝D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。

图3 为双D触发器 74LS74的引脚排列及逻辑符号。功能如表3。

n+1

n

31

图3 74LS74引脚排列及逻辑符号

在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。如图4(a)所示，其状态方程为： Q T触发器的功能如表4。

表3 表4

输 入 输 出 D × × × 1 0 × Qn＋1n+1

nn

＝TQ ＋TQ

输 入 输出 T × × 0 1 Qn＋1SD 0 1 0 1 1 1 RD 1 0 0 1 1 1 CP × × × ↑ ↑ ↓ Qn＋1 0 1 φ 0 1

SD 0 1 1 1 RD CP 1 0 1 1 × × ↓ ↓ 1 0 φ 1 0 Q n1 0 Q nQn Qn 4、触发器之间的相互转换

(a) T触发器 (b) T'触发器

图4 JK触发器转换为T、T'触发器

由功能表可见，当T＝0时，时钟脉冲作用后，其状态保持不变；当T＝1时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置“1”，如图4(b)所示，即得T'触发器。在T'触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。

Q端与D端相连，便转换成T'触发器。如图5所示。 同样，若将D触发器

JK触发器也可转换为D触发器，如图6。

32

图5 D转成T' 图6 JK转成D

5、CMOS触发器

（1）CMOS边沿型D触发器

CC4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，表5为其功能表，图7为引脚排列。

表5

输 入 S 1 0 1 0 0 0 R 0 1 1 0 0 0 CP × × × ↑ ↑ ↓ D × × × 1 0 × 输 出 Qn＋1

图7 双上升沿D触发器

1 0 φ 1 0 Q n（2）CMOS边沿型JK触发器

CC4027是由CMOS传输门构成的边沿型JK触发器，它是上升沿触发的双JK触发器，表6为其功能表，图8为引脚排列。 表6

输 入 S 1 0 1 0 0 0 0 0 R 0 1 1 0 0 0 0 0 CP × × × ↑ ↑ ↑ ↑ ↓ J K × × × 0 1 0 1 × × × × 0 0 1 1 × 输 出 Qn＋1

图8 双上升沿JK触发器

CMOS触发器的直接置位、复位输入端S和R是高

1 0 φ Q 1 0 nQn Q n电平有效，当S＝1（或R＝1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置0）。但直接置位、复位输入端S和R必须遵守RS＝0的约束条件。CMOS触发器在按逻辑功能工作时，S和

33

R必须均置0。 三、实验设备与器件

1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器

7、74LS112×1（或CC4027），74LS00×1（或CC4011），74LS74×1（或CC4013） 四、实验内容

1、测试基本RS触发器的逻辑功能

按图1，用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的输出插口，输出端 Q、Q接逻辑电平显示输入插口，按表7要求测试，记录之。 表7 R 1 S 1→0 0→1 Q Q 1→0 1 0→1 0 0 2、测试双JK触发器CC4027逻辑功能 (1) 测试R 、S的复位、置位功能

任取一只JK触发器，R、S、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变R，S（J、K、CP处于任意状态），并在R＝1（S＝0）或S＝1（R＝0）作用期间任意改变J、K及CP的状态，观察Q、Q状态。自拟表格并记录之。 (2) 测试JK触发器的逻辑功能

按表8的要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CP脉冲的上升沿（即CP由0→1），记录之。

(3) 将JK触发器的J、K端连在一起并接“1”，构成T’触发器。 在CP端输入1HZ连续脉冲，观察Q端的变化。

在CP端输入1KHZ连续脉冲，用双踪示波器观察并描绘CP、Q、Q端波形。 表8

J

K CP Qn＋1 34

Q＝0 0 0 0→1 1→0 0→1 1→0 0→1 1→0 0→1 1→0 nQ＝1 n0 1 1 0 1 1

3、测试双D触发器74LS74的逻辑功能 (1) 测试RD 、SD的复位、置位功能

测试方法同实验内容2、（1)，自拟表格记录。 (2) 测试D触发器的逻辑功能

按表9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。

表9

D CP 0→1 1→0 0→1 1→0 QQ＝0 nn＋1 Q＝1 n0 1 (3) 将D触发器的Q端与D端相连接，构成T'触发器。 测试方法同实验内容2、（3），记录之。

4、双相时钟脉冲电路

用JK触发器及与非门构成的双相时钟脉冲电路如图9所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。

分析电路工作原理，并按图9接线，CP接信号发生器TTL方波，用双踪示波器观察CP、Q、Q、CPA； CPB波形，并描绘之。

35

图9 双相时钟脉冲电路

5、乒乓球练习电路

电路功能要求：模拟二名运动员在练球时，乒乓球能往返运转。

提示：采用双D触发器74LS74设计实验线路，两个CP端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。

6．将两个JK触发器连接起来，即1Q→2CP，用示波器观察并记录1Q、2Q以及CP波形，理解二分频和四分频的概念。 五、实验预习要求

1、复习有关触发器内容 2、列出各触发器功能测试表格

3、按实验内容4、5的要求设计线路，拟定实验方案。 六、实验报告

1、列出所用触发器的逻辑功能表。 2．画出逻辑电路图。

3、画出观察到的波形，注意各波形的相位关系，说明触发器的触发方式。 4、实验结果总结及体会。

实验七 计数器及其应用

36

一、实验目的

1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数器构成1/N分频器 二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器

图1是用四只D触发器构成的四位二进制异步加法计数器，它将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。

图1 四位二进制异步加法计数器

若将图1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2、中规模十进制计数器

CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。

37

图2 CC40192引脚排列及逻辑符号

图中 LD—置数端 CPU—加计数端 CPD —减计数端 CO—非同步进位输出端 BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端

Q0、Q1、Q2、Q3 —数据输出端 CR—清除端

CC40192（同74LS192，二者可互换使用）的功能如表1，说明如下： 表1

输 入 CR 1 0 0 0

当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表2为8421码十进制加、减计数器的状态转换表。

加法计数

表2

输 出 D2 D1 D0 Q3 0 d Q2 0 c Q1 0 b Q0 0 a LD × 0 1 1 CPU × × ↑ 1 CPD × × 1 ↑ D3 × × × × d c b a × × × × × × × × 加 计 数 减 计 数 38

输入脉冲数 Q3 Q2 输出 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 减计数

3、计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图3是由CC40192利用进位输出CO控制高一位CPU端构成的加数级联图。

图3 CC40192级联电路

4、实现任意进制计数

(1) 用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器

图5为用三个CC40192组成的421进制计数器。

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

39

图4 六进制计数器 图5 421进制计数器

图6是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、…11，12、1、…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了1－12计数。

图6 特殊12进制计数器

三、实验设备与器件

1、 ＋5V直流电源 2、 双踪示波器 3、 连续脉冲源 4、 单次脉冲源 5、 逻辑电平开关 6、 逻辑电平显示器 7、 译码显示器

8、 CC4013×2（74LS74） CC40192×3（74LS192） CC4011×1（74LS00） 74LS10×1

40

四、实验内容

1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。

(1) 按图1接线，RD 接至逻辑开关输出插口，将低位CP0 端接单次脉冲源，输出端Q3、Q2、Q1、Q0 接逻辑电平显示输入插口，各SD接高电平“1”。

(2) 清零后，逐个送入单次脉冲，观察并列表记录 Q3～Q0 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。

(4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0 端波形，描绘之。

5) 将图1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容（2)，（3)（4)进行实验，观察并列表记录Q3～Q0 的状态。

2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端Q0、Q1、Q2、Q3接实验设备的一个译码显示输入相应插口A、B、C、D；CO和BO接逻辑电平显示插口。按表1逐项测试并判断该集成块的功能是否正常。 (1) 清除

令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR＝0 (2) 置数

CR＝0，CPU，CPD 任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。 (3) 加计数

CR＝0，LD＝CPD ＝1，CPU 接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU 的上升沿。 (4) 减计数

CR＝0，LD＝CPU ＝1，CPD 接单次脉冲源。参照（3)进行实验。

3、图3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。

4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。 5、按图4电路进行实验，记录之。

41

6、按图5，或图6进行实验，记录之。 7、设计一个数字钟60进制计数器并进行实验。 五、实验预习要求

1、复习有关计数器部分内容 2、绘出各实验内容的详细线路图 3、拟出各实验内容所需的测试记录表格

4、查手册，给出并熟悉实验所用各集成块的引脚排列图

六、实验报告

1、列出所用计数器的功能表。 2．画出逻辑电路图。

3、记录、整理实验现象及实验所得的有关波形。 4、实验结果总结及体会。

实验八 移位寄存器及其应用

42

一、实验目的

1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。

2、熟悉移位寄存器的应用 — 实现数据的串行、并行转换和构成环形计数器。 二、实验原理

1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。

本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图1所示。

图1 CC40194的逻辑符号及引脚功能

其中 D0、D1 、D2 、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；SR 为右移串行输入端，SL 为左移串行输入端；S1、S0 为操作模式控制端；CR为直接无条件清零端；CP为时钟脉冲输入端。

CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q0），保持及清零。

S1、S0和CR端的控制作用如表1。

表1 功能

输 入 43

输 出 CP CR 清除 × 送数 ↑ 右移 ↑ 左移 ↑ 保持 ↑ 保持 ↓ 0 1 1 1 1 1 S1 × 1 0 1 0 × S0 × 1 1 0 0 × SR × × DSR × × × SL × × × DSL × × DO × a × × × × D1 × b × × × × D2 × c × × × × D3 × d Q0 0 a Q1 0 b Q0 Q2 Q2 0 c Q1 Q3 Q3 0 d Q2 DSL × DSR × × × Q1 nnnn Q3 Q2 Q0 Q1nnnn Q3 Q2 Q0 Q1 2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。

(1) 环形计数器

把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，

如图2所示，把输出端 Q3 和右移串行输入端SR 相连接，设初始状态Q0Q1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表2所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图2 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。

表2 CP 0 1 2 3 图 2 环形计数器

如果将输出QO与左移串行输入端SL相连接，即可达左移循环移位。

(2)实现数据串、并行转换 ① 串行/并行转换器

串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。

图3是用二片CC40194（74LS194）四位双向移位寄存器组成的七位串/并行数据转换电路。

44 Q0 1 0 0 0 Q1 0 1 0 0 Q2 0 0 1 0 Q3 0 0 0 1

图3 七位串行 / 并行转换器

电路中S0端接高电平1，S1受Q7控制，二片寄存器连接成串行输入右移工作模式。Q7是转换结束标志。当Q7＝1时，S1为0，使之成为S1S0＝01的串入右移工作方式，当Q7＝0时，S1＝1，有S1S0＝11，则串行送数结束，标志着串行输入的数据已转换成并行输出了。

串行/并行转换的具体过程如下：

转换前，CR端加低电平，使1、2两片寄存器的内容清0，此时S1S0＝11，寄存器执行并行输入工作方式。当第一个CP脉冲到来后，寄存器的输出状态Q0～Q7为01111111，与此同时S1S0变为01，转换电路变为执行串入右移工作方式，串行输入数据由1片的SR端加入。随着CP脉冲的依次加入，输出状态的变化可列成表3所示。

表3

CP 0 1 2 3 4 5 6 7 8 9 Q0 0 0 dO d1 d2 d3 d4 d5 d6 0 Q1 0 1 0 d0 d1 d2 d3 d4 d5 1 Q2 0 1 1 0 d0 d1 d2 d3 d4 1 Q3 0 1 1 1 0 d0 d1 d2 d3 1 Q4 Q5 Q6 Q7 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 d0 0 1 1 d1 d0 0 1 d2 d1 d0 0 1 1 1 1 说明 清零 送数 右 移 操 作 七 次 送数

由表3可见，右移操作七次之后，Q7变为0，S1S0又变为11，说明串行输入结束。这时，串行输入的数码已经转换成了并行输出了。当再来一个CP脉冲时，电路又重新执行一次并行输入，为第二组串行数码转换作好了准备。

② 并行/串行转换器

并行/串行转换器是指并行输入的数码经转换电路之后，换成串行输出。

图4是用两片CC40194（74LS194）组成的七位并行/串行转换电路，它比图3多了两只与非门G1和G2，电路工作方式同样为右移。

寄存器清“0”后，加一个转换起动信号（负脉冲或低电平）。此时，由于方式控制S1S0为11，转换电路执行并行输入操作。当第一个CP脉冲到来后，Q0Q1Q2Q3Q4Q5Q6Q7的状态为0D1D2D3D4D5D6D7，并行输入数码

45

存入寄存器。从而使得G1输出为1，G2输出为0，结果，S1S0变为01，转换电路随着CP脉冲的加入，开始

图4 七位并行 / 串行转换器

执行右移串行输出，随着CP脉冲的依次加入，输出状态依次右移，待右移操作七次后，Q0～Q6的状态都为高电平1,与非门G1输出为低电平，G2门输出为高电平,S1S0又变为11，表示并/串行转换结束，且为第二次并行输入创造了条件。转换过程如表4所示。

表4 CP 0 1 2 3 4 5 6 7 8 9 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 0 0 0 0 0 0 0 0 串 行 输 出 0 D1 D2 D3 D4 D5 D6 D7 1 1 1 1 1 1 1 0 D1 D2 D3 D4 D5 D6 D7 1 1 1 1 1 1 0 D1 D2 D3 D4 D5 D6 D7 1 1 1 1 1 0 D1 D2 D3 D4 D5 D6 D7 1 1 1 1 0 D1 D2 D3 D4 D5 D6 D7 1 1 1 0 D1 D2 D3 D4 D5 D6 D7 1 1 0 D1 D2 D3 D4 D5 D6 D7 1 0 D1 D2 D3 D4 D5 D6 D7 0 D1 D2 D3 D4 D5 D6 D7 中规模集成移位寄存器，其位数往往以4位居多，当需要的位数多于4位时，可把几片移位寄存器用级连的方法来扩展位数。

三、实验设备及器件

1、 ＋5V直流电源 2、 单次脉冲源

46

3、 逻辑电平开关 4、 逻辑电平显示器

5、 CC40194×2（74LS194） CC4011×1 (74LS00) CC4068×1 (74LS30) 四、实验内容

1 、测试CC40194（或74LS194）的逻辑功能 按图5接线，CR、S1、S0、SL、 SR、D0、D1、D2、D3分别接至逻辑开关 的输出插口；Q0、Q1、Q2、Q3接至逻辑 电平显示输入插口。CP端接单次脉冲 源。按表5所规定的输入状态，逐项 进行测试。

图5 CC40194逻辑功能测试

(1) 清除：令CR＝0，其它输入均为任意态，这时寄存器输出Q0、Q1、Q2、 Q3应均为0。清除后，置CR＝1 。

(2)送数：令CR＝S1＝S0＝1 ，送入任意4位二进制数，如D0D1D2D3＝abcd，加CP脉冲，观察CP＝0 、CP由0→1、CP由1→0三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。

（3）右移：令CR＝1，S1＝0，S0＝1，由右移输入端SR 送入二进 制数码如0100，由CP端连续加4个脉冲，观察输出情况，记录之。

(4) 左移：令CR＝1，S1＝1，S0＝0，由左移输入端SL 送入二进制数码如1111，连续加四个CP脉冲，观察输出端情况，记录之。

(5) 保持：寄存器予置任意4位二进制数码abcd，令CR＝1，S1＝S0＝0，加CP脉冲，观察寄存器输出状态，记录之。 2、环形计数器

自拟实验线路用并行送数法予置寄存器为某二进制数码（如0100），然后进行右移循环，观察寄存器输出端状态的变化，记入表6中。

表5

47

清除 模 式 S1 × 1 0 0 0 0 1 1 1 1 0 S0 × 1 1 1 1 1 0 0 0 0 0 时钟 CP × ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ 串 行 SL × × × × × × 1 1 1 1 × SR × × 0 1 0 0 × × × × × 输 入 D0 D1 D2 D3 ×××× a b c d ×××× ×××× ×××× ×××× ×××× ×××× ×××× ×××× ×××× 输 出 Q0 Q1 Q2 Q3 CR 0 1 1 1 1 1 1 1 1 1 1

功能总结 表6 CP 0 1 2 3 4 Q0 0 Q1 1 Q2 0 Q3 0 3、 实现数据的串、并行转换 (1)串行输入、并行输出

按图3接线，进行右移串入、并出实验，串入数码自定；改接线路用左移方式实现并行输出。自拟表格，记录之。

(2)并行输入、串行输出

按图4接线，进行右移并入、串出实验，并入数码自定。再改接线路用左移方式实现串行输出。自拟表格，记录之。 五、实验预习要求

1、复习有关寄存器及串行、并行转换器有关内容。

2、查阅CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。

3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？ 4、使寄存器清零，除采用CR输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？

48

5、若进行循环左移，图4接线应如何改接？

6、画出用两片CC40194构成的七位左移串 / 并行转换器线路。 7、画出用两片CC40194构成的七位左移并 / 串行转换器线路。

六、实验报告

1．列出所用芯片的逻辑符号、引脚图及功能表。 2．画出逻辑电路图。

3．通过实验验证结果是否正确。 4．画出实验电路的状态转换表。

5．根据实验内容2 的结果，画出4位环形计数器的状态转换图及波形图。 6．实验总结及体会。

实验九 自激多谐振荡器

49

一、实验目的

1、 掌握使用门电路构成脉冲信号产生电路的基本方法 2、 掌握影响输出脉冲波形参数的定时元件数值的计算方法 3、 学习石英晶体稳频原理和使用石英晶体构成振荡器的方法 二、实验原理

与非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。

1、 非对称型多谐振荡器

如图1所示，非门3用于输出波形整形。

非对称型多谐振荡器的输出波形是不对称的，当用CMOS与非门组成时，输出脉冲宽度

T═2.2RC

调节 R和C值，可改变输出信号的振荡频率 。

C&1&&3vO&1

C&2&3vOC图1 非对称型振荡器 图2 对称型振荡器 2、对称型多谐振荡器

如图2所示，由于电路完全对称，电容器的充放电时间常数相同, 故输出为对称的方波。改变R和C的值，可以改变输出振荡频率。非门3用于输出波形整形。输出脉冲宽度：T＝1.4RC

3、带RC电路的环形振荡器

电路如图3所示，非门4用于输出波形整形，R为限流电阻，电路利用电容C的充放电过程，控制D点电压VD,从而控制与非门的自动启闭，形成多谐振荡，振荡周期T为

T ≈2.2RC

调节R和C的大小可改变电路输出的振荡频率。

&3&4&1A&B2CDRE 图3 带有RC电路的环形振荡器

50

以上这些电路的状态转换都发生在与非门输入电平达到门的阈值电平VT的时刻。在VT附近电容器的充放电速度已经缓慢，而且VT本身也不够稳定，易受温度、电源电压变化等因素以及干扰的影响。因此，电路输出频率的稳定性较差。

4、石英晶体稳频的多谐振荡器

当要求多谐振荡器的工作频率稳定性很高时，上述几种多谐振荡器的精度已不能满足要求。为此常用石英晶体作为信号频率的基准。用石英晶体与门电路构成的多谐振荡器常用来为微型计算机等提供时钟信号。

图4所示为常用的晶体稳频多谐振荡器。（a）、(b)为TTL器件组成的晶体振荡电路；（c）、(d)为CMOS器件组成的晶体振荡电路， 一般用于电子表中，其中晶体的f0=32768Hz。

图4（c）中，门1用于振荡，门2用于缓冲整形。Rf是反馈电阻，通常在几十兆欧之间选取， 一般选22MΩ。R起稳定振荡作用，通常取十至几百千欧。C1是频率微调电容器，C2用于温度特性校正。

foＣ10.05μ&0.05μＣ2RRC10.047μ&fo1.2K&1.2K&C2680P&fofo

（a） f0 =几MHz～几十MHz (b) f0 =100KHz(5KHz～30MHz)

fo22M&foC135/4PC2R150KR20PC2&fo&30P&&foＣ1

(c) f0 =32768Hz=2Hz (d) f0 =32768Hz 图4 常用的晶体振荡电路 三.实验设备与器件

1、+5V直流电源 2、双踪示波器 3、数字频率计 4、CC4011 晶振32768Hz 电位器、电阻、电容若干。 四、实验内容

1、 用与非门CC4011按图1构成多谐振荡器，其中R为5.1KΩ电阻，C为0.01µf。

51

15

用示波器观察输入VI1、输出VO3及电容C两端的电压VO2波形，列表记录之。

2、 用CC4011按图2接线，取R＝100kΩ，C＝0.1µf，用示波器观察输出v0波形，记录之。 3、 用CC4011按图3接线，其中定时电阻RW用一个510Ω与一个1KΩ的电位器串联，取R＝200Ω，C＝0.1uf。

（1） RW调到最大时，观察并记录A、B、D、E及v0各点电压的波形，测出v0的周期T和负脉冲宽度

（电容C的充电时间），并与理论计算值比较。

（2） 改变RW值，观察输出信号v0波形的变化情况。

4、 按图4（d）接线，晶振选用电子表晶振32768Hz，与非门选用CC4011，用示波器观察输出波形，测量输出信号周期，记录之。

五、实验预习要求

1、 复习自激多谐振荡器的工作原理 2、 画出实验用的详细实验线路图 3、 拟好记录、实验数据表格等。 六、实验报告

1．列出实验中应用到的公式。

2画出实验电路，图中要标明所选的元件参数。整理实验数据并与理论值进行比较 3． 用方格纸画出实验观测到的工作波形图，在波形上标明幅值和周期。 4． 对实验结果进行分析。

实验十 单稳态触发器与施密特触发器

一、实验目的

1、掌握使用集成门电路构成单稳态触发器的基本方法

2、熟悉集成单稳态触发器的逻辑功能及其使用方法

52

3、熟悉集成施密特触发器的性能及其应用 二、实验原理

在数字电路中常使用矩形脉冲作为信号，进行信息传递，或作为时钟信号用来控制和驱动电路，使各部分协调动作。前个实验是自激多谐振荡器，它是不需要外加信号触发的矩形波发生器。另一类是他激多谐振荡器，有单稳态触发器，它需要在外加触发信号的作用下输出具有一定宽度的矩形脉冲波；有施密特触发器（整形电路），它对外加输入的正弦波等波形进行整形，使电路输出矩形脉冲波。

1、用与非门组成单稳态触发器

利用与非门作开关，依靠定时元件RC电路的充放电路来控制与非门的启闭。单稳态电路有微分型与积分型两大类，这两类触发器对触发脉冲的极性与宽度有不同的要求。

（1）微分型单稳态触发器 如图1所示

300p

p Vi

Cp Rp 100k 0.1µF

VO

﹠ B A C R ﹠ 1k D ﹠ G3 图1 微分型单稳态触发器

该电路为负脉冲触发。其中RP、CP构成输入端微分隔直电路。R、C构成微分型定时电路，定时元件R、C的取值不同，输出脉宽tw也不同。tw≈（0.7～1.3）RC。与非门G3起整形、倒相作用。

图2为微分型单稳态触发器各点波形图，结合波形图说明其工作原理。 ① 无外界触发脉冲时电路初始稳态 t＜t1前状态

稳态时vi为高电平。适当选择电阻R阻值，使与非门G2输入电压VB小于门的关门电平（VB＜Voff），则门G2关闭，输出VD为高电平。适当选择电阻RP阻值，使与非门G1的输入电压VP大于门的开门电平（VP＞Von）,于是G1的两个输入端全为高电平，则G1开启，输出VA为低电平（为方便计，取Voff＝Von＝VT）。

②触发翻转 t=t1时刻

vi负跳变，vp也负跳变，门G1输出VA升高，经电容C耦合，VB也升高，门G2输出vD降低，正反馈到G1输入端，结果使G1输出vA由低电平迅速上跳至高电平，G1迅速关闭；vB也上跳至高电平，G2输出vD则迅速下跳至低电平，G2迅速开通。

③暂稳状态 t1＜t＜t2

53

t≥t1以后,G1输出高电平，对电容C充电，vB随之按指数规律下降，但只要vB＞vT，G1关、G2开的状态将维持不变，vA、vD也维持不变。

④自动翻转 t=t2

t=t2时刻， vB下降至门的关门平VT，G2输出 VD升高，经正反馈作用,使G1 输出VA上跳至高电平，电路迅速翻转至G1开启，G2关闭初始稳态。

暂稳态时间的长短，决定于电容C充电时间常数t=RC。 ⑤恢复过程 t2＜t＜t3

电路自动翻转到G1开启，G2关闭后，vB不是立即回到初始稳态值，这是因为电容C要有一个放电过程。t＞t3以后，如Vi再出现负跳变，则电路将重复上述过程。

如果输入脉冲宽度较小时，则输入端可省去RPCP微分电路了。

Vi0VPtVT0t0VBVT0VDt1t2t3tt0V0twt0t

图2 微分型单稳态触发器波形图

（2）积分型单稳态触发器 如图3所示

54

R Vi

﹠ A 1k C B ﹠ 0.1µF D ﹠ VO

图3 积分型单稳态触发器

电路采用正脉冲触发，工作波形如图4所示。输出脉冲宽度tw≈1.1RC。

vi0tvA0tvBVTvD0t0tvO0t

图4 积分型单稳态触发器波形图

单稳态触发器共同特点是：触发脉冲未加入前，电路处于稳态。此时，可以测得各门的输入和输出电位。触发脉冲加入后，电路立刻进入暂稳态，暂稳态的时间，即输出脉冲的宽度tW只取决于RC数值的大小，与触发脉冲无关。

2、集成六施密特触发器CC40106

如图5为其逻辑符号及引脚功能， 它可用于波形的整形，也可作反相器 或构成单稳态触发器和多谐振荡器。

图5 CC40106引脚排列 （1）将正弦波转换为方波，如图6所示。

55

+ vivivoR2KR1CvOR2

（a） （b）

图6 正弦波转换为方波

（2)构成多谐振荡器，如图7所示。

R47KvoμC

图7 多谐振荡器

三、实验设备与器件

1、+5V直流电源 2、双踪示波器 3、连续脉冲源 4、数字频率计

5、74LS00(或CC4011) CC14528 CC40106 2CK15

电位器、 电阻、 电容若干 四、实验内容

1、 按图1接线，输入1KHz连续脉冲，用双踪示波器观察Vi、VＰ、VＡ、VB、VD 及 V0 的波形，记录之。

2、 按图3接线，, Vi接连续脉冲，用双踪示波器Vi、VＡ、VB、VD 及V0 的波形，记录之。 3、 按图6接线，构成整形电路，被整形信号可由音频信号源提供，图中串联的2K电阻起限流保护作用。将正弦信号频率置 1KHZ，调节信号电压由低到高观测输出波形的变化。记录输入正弦信号Vp-p分别为6V，8V，10V，15V时的输出波形，记录之。

4、 按图7接线，用示波器观测输出波形，测定振荡频率。

五、实验预习要求

56

1、 复习有关单稳态触发器和施密特触发器的内容 2、 画出实验用的详细线路图 3、 拟定各次实验的方法、步骤。

4、 拟好记录实验结果所需的数据、表格等。 六、实验报告

1、 绘出实验线路图，用方格纸记录波形。 2、 分析各次实验结果的波形，验证有关的理论。 3、 总结单稳态触发器及施密特触发器的特点及其应用。

实验十一 555时基电路及其应用

57

一、实验目的

1、熟悉555型集成时基电路结构、工作原理及其特点 2、掌握555型集成时基电路的基本应用

二、实验原理

集成时基电路又称为集成定时器或555电路，是一种数字、模拟混合型的中规模集成电路，应用十分广泛。它是一种产生时间延迟和多种脉冲信号的电路，由于内部电压标准使用了三个5K电阻，故取名555电路。其电路类型有双极型和CMOS型两大类，二者的结构与工作原理类似。几乎所有的双极型产品型号最后的三位数码都是555或556；所有的CMOS产品型号最后四位数码都是7555或7556，二者的逻辑功能和引脚排列完全相同，易于互换。555和7555是单定时器。556和7556是双定时器。双极型的电源电压VCC＝+5V～+15V，输出的最大电流可达200mA，CMOS型的电源电压为+3～+18V。

1、555电路的工作原理

555电路的内部电路方框图如图1所示。它含有两个电压比较器，一个基本RS触发器，一个放电开关管T，比较器的参考电压由三只 5KΩ的电阻器构成的分压器提供。它们分别使高电平比较器A1 的同相

21

VCC和VCC。A1与A2的输出端控制RS触发器状33

2态和放电管开关状态。当输入信号自6脚输入并超过参考电平VCC时，触发器复位，555的输出端3脚

31

输出低电平，同时放电开关管导通；当输入信号自2脚输入并低于VCC时，触发器置位，555的3脚输

3

输入端和低电平比较器A2的反相输入端的参考电平为

出高电平，同时放电开关管截止。RD是复位端（4脚），当RD＝0，555输出低电平。平时RD 端开路或接VCC 。

58

(a) (b)

图1 555定时器内部框图及引脚排列

VC是控制电压端（5脚），平时输出

2VCC作为比较器A1 的参考电平，当 35脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一 种控制，在不接外加电压时，通常接一个0.01μf的电容器到地，起滤波作 用，以消除外来的干扰，以确保参考电平的稳定。

T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电通路。

555定时器主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关管的通断。这就很方便地构成从微秒到数十分钟的延时电路，可方便地构成单稳态触发器，多谐振荡器，施密特触发器等脉冲产生或波形变换电路。 2、555定时器的典型应用 (1) 构成单稳态触发器

图2为由555定时器和外接定时元件R、C构成的单稳态触发器。当电源接通后，Vcc通过电阻R向电容C充电，待电容上电压Vc上升到2/3Vcc时，RS触发器置0，即输出Vo为低电平，同时电容C通过三极管T放电。当触发器的外接输入信号电压Vi<1/3Vcc时，RS触发器置1，即输出Vo为高电平，同时三极管T截止。电源Vcc再次通过R向C充电，输出电压维持高电平的时间tw取决于RC的充电时间，当t=tw时，电容上的充电电压为： Vo=Vcc（1-e所以输出电压的脉宽

tw=RCln3≈1.1RC

tw/RC

）=2/3Vcc

59

R 5.1k +5V Vi C 8 4 Vo 6 555 2 3 7 7 1 0.1μf 图2 单稳态触发器 (2) 构成多谐振荡器

如图3，由555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C充电，以及C通过R2向7脚三极管放电，使电路产生振荡。电容C在VCC和

132VCC之间充电和放电。输出信号的时间参数是 3 tw1＝0.7(R1＋R2)C， tw2＝0.7R2C， T＝tw1＋tw2=0.7(R1＋2R2)C

555电路要求R1 与R2 均应大于或等于1KΩ ，但R1＋R2应小于或等于3.3MΩ。

外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。因此这种形式的多谐振荡器应用很广。

图3 多谐振荡器

C 0.1μf R2 4.7K R1 5.1K 8 4 7 6 3 555 2 1 +5V Vo 60

(3) 组成施密特触发器

图4 施密特触发器

电路如图4，只要将脚2、6连在一起作为信号输入端，即得到施密特触发器。图5示出了vS，vi和vO的波形图。

设被整形变换的电压为正弦波vs，其正半波通过二极管D同时加到555 定时器的2脚和6脚，得vi为半波整流波形。当 vi上升到

2VCC 时，vO从高电平翻转为低电平；当vi3下降到VCC 时，vO又从低电平翻转为高电平。电路的电压传输特性曲线如图6所示。

回差电压 △V＝

图5 波形变换图 图6 电压传输特性

三、实验设备与器件

1、 ＋5V直流电源 2、 双踪示波器 3、 连续脉冲源 4、 单次脉冲源 5、 音频信号源 6、 数字频率计

7、 逻辑电平显示器 8、 555×2 2CK13×2 电位器、电阻、电容若干

61

13211VCC－VCC＝VCC 333四、实验内容 1、 单稳态触发器

按图2连线，输入信号vi接1KHz的连续脉冲，用双踪示波器观测vi，vC，vO波形。测定幅度与暂稳时间。

2、 多谐振荡器

按图3接线，用双踪示波器观测vc与vo的波形，测定幅值与周期。 3、施密特触发器

按图4接线，输入信号由音频信号源提供，预先调好vS的频率为1KHz，接通电源，逐渐加大vS的幅度，用双踪示波器同时观测vi，vO波形，在vi上标出输出波形vO上跳与下跳所对应的输入电压，算出回差电压△U。 五、实验预习要求

1、 复习有关555定时器的工作原理及其应用。 2、 拟定实验中所需的数据、表格等。

3、 如何用示波器测定施密特触发器的电压传输特性曲线？ 4、 拟定各次实验的步骤和方法。 六、实验报告

1．画出555芯片的引脚图，列出实验所用公式。

2． 画出详细的实验线路图，定量绘出观测到的波形，比较信号的相位关系，并在波形上标明幅值与周期。

2、 分析、总结实验结果

62

第二部分 综合性实验 实验十二 智力竞赛抢答装置

一、实验目的

1、 学习数字电路中D触发器、分频电路、多谐振荡器、CP时钟脉冲源等 单元电路的综合运用。

2、 熟悉智力竞赛抢答器的工作原理。

3、 了解简单数字系统实验、调试及故障排除方法。 二、实验原理

图1为供四人用的智力竞赛抢答装置线路，用以判断抢答优先权。

图1智力竞赛抢答装置原理图

图中F1为四D触发器74LS175，它具有公共置0端和公共CP端,引脚排列见附录；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的四分频电路，F3、F4组成抢答电路中的CP时钟脉冲源，抢答开始时，由主持人清除信号，按下复位开关S，74LS175的输出Q1～Q4全为0，所有发光二极管LED均熄灭，当主持人宣布“抢答开始”后，首先作出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出信号锁住其余三个抢答者的电路，不再接受其它信号，直到主持人再次清除信号为止。

三、实验设备与器件

63

1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、双踪示波器 5、数字频率计 6、直流数字电压表 7、74LS175、74LS20、74LS74、CD4011 四、实验内容

1、 测试各触发器及各逻辑门的逻辑功能。

测试方法参照实验一及实验六有关内容，判断器件的好坏。

2、 按图1接线，抢答器五个开关(K1、K2、K3、K4、S)接实验装置上的逻辑开关、发光二极管接逻辑

电平显示器。

3、 断开抢答器电路中CP脉冲源电路，单独对多谐振荡器F3及分频器F4进行调试，调整多谐振荡器

10K电位器，使其输出脉冲频率约4KHz，观察记录F4的输入、输出波形，测出它们的频率（参照实验有关内容）。 4、 测试抢答器电路功能

接通+5V电源，74LS175的CP端接实验装置上连续脉冲源，取重复频率约1KHz。

（1）抢答开始前，开关K1、K2、K3、K4均置“0”，准备抢答，将开关S置“0”，发光二极管全熄灭，再将S置“1”。抢答开始，K1、K2、K3、，K4某一开关置“1”，观察发光二极管的亮、灭情况，然后再将其它三个开关中任一个置“1”，观察发光二极的亮、灭有否改变。

（2）接入F1及F2，实验装置上连续脉冲源接与非门3的脉冲输入端，重复（1）的内容，改变K1、K2、K3、K4任一个开关状态，观察抢答器的工作情况，说明F1及F2的作用。

（3）整体测试

断开实验装置上的连续脉冲源，接入F3及F4，再进行实验。 五、扩展设计部份

若在图1电路中加一个计时功能，要求计时电路显示时间精确到秒，最多限制为2分钟，一旦超出限时，则取消抢答权，电路如何改进。

六、实验报告

1、 分析智力竞赛抢答装置各部分功能及工作原理。 2、 总结数字系统的设计、调试方法。 3、 分析实验中出现的故障及解决办法。 4、 实验结果分析。

实验十三 电子秒表

64

一、实验目的

1、学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。

2、学习电子秒表的调试方法。 二、实验原理

图1为电子秒表的电原理图。按功能分成四个单元电路进行分析。 1、基本RS触发器

图1中单元I为用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有直接置位、复位的功能。

它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。

按动按钮开关K2（接地），则门1输出Q＝1；门2输出Q＝0，K2复位后Q、Q状态保持不变。再按动按钮开关K1 ,则Q由0变为1，门5开启, 为计数器启动作好准备。Q由1变0，送出负脉冲，启动单稳态触发器工作。

基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。 2、单稳态触发器

图1中单元Ⅱ为用集成与非门构成的微分型单稳态触发器，图2为各点波形图。

单稳态触发器的输入触发负脉冲信号vi 由基本RS触发器Q端提供，输出负脉冲vO 通过非门加到计数器的清除端R。

静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻ROff 。定时元件RC取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时，可以省去输入微分电路的RP 和CP 。

单稳态触发器在电子秒表中的职能是为计数器提供清零信号。 65

图1 电子秒表原理图

3、时钟发生器

图1中单元Ⅲ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。调节电位器 RW ，使在输出端3获得频率为50HZ的矩形波信号，当基本RS触发器Q＝1时，门5开启，此时50HZ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP2。 图2单稳态触发器波形图 图3 74LS90引脚排列 4、计数及译码显示

66

二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图1中单元Ⅳ所示。其中计数器①接成五进制形式，对频率为50HZ的时钟脉冲进行五分频，在输出端QD 取得周期为0.1S的矩形脉冲，作为计数器②的时钟输入。计数器②及计数器③接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1～0.9秒；1～9.9秒计时。

注：集成异步计数器74LS90

74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。

图3为74LS90引脚排列，表1为功能表。

通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。其具体功能详述如下：

(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。 (3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端， 则构成异步8421码十进制加法计数器。

(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端， 则构成异步5421码十进制加法计数器。

(5)清零、置9功能。 a) 异步清零

当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。

b) 置9功能

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001。 表1 输 入 清 0 置 9 时 钟 CP1 CP2 × × × × ↓ 1 0 × × 0 0 × × 0 ↓ QA

67

输 出 QD QC QB QA 功 能 R0(1)、R0(2) S9(1)、S9(2) 1 0 × 1 × 0 0 × 1 × 0 1 0 1 0 0 0 0 0 1 清 0 置 9 二进制计数 五进制计数 十进制计数 QA 输 出 QDQCQB输出 QDQCQBQA输出8421BCD码 1 ↓ QD ↓ 1 1 三、实验设备及器件

1、＋5V直流电源 2、双踪示波器 3、直流数字电压表 4、数字频率计 5、单次脉冲源 6、连续脉冲源 7、逻辑电平开关 8、逻辑电平显示器

QAQDQCQB输出5421BCD码 不 变 十进制计数 保 持 9、译码显示器 10、74LS00×2 555×1 74LS90×3 电位器、电阻、电容若干 四、实验内容

由于实验电路中使用器件较多，实验前必须合理安排各器件在实验装置上的位置，使电路逻辑清楚，接线较短。

实验时，应按照实验任务的次序，将各单元电路逐个进行接线和调试，即分别测试基本RS触发器、单稳态触发器、时钟发生器及计数器的逻辑功能，待各单元电路工作正常后，再将有关电路逐级连接起来进行测试……，直到测试电子秒表整个电路的功能。

这样的测试方法有利于检查和排除故障，保证实验顺利进行。 1、 基本RS触发器的测试 测试方法参考实验九

2、 单稳态触发器的测试 (1)静态测试

用直流数字电压表测量A、B、D、F各点电位值。记录之。 (2)动态测试

输入端接1KHZ连续脉冲源，用示波器观察并描绘D点（vD、）F点（v0）波形，如嫌单稳输出脉冲持续时间太短，难以观察，可适当加大微分电容C（如改为0.1μ）待测试完毕，再恢复4700P。

3、 时钟发生器的测试

测试方法参考实验十五，用示波器观察输出电压波形并测量其频率，调节RW，使输出矩形波频率为50Hz。

4、 计数器的测试

(1) 计数器①接成五进制形式，RO(1)、RO(2)、S9(1)、S9(2)接逻辑开关输出插口，CP2接单次脉冲源,CP1接高电平“1”，QD～QA接实验设备上译码显示输入端D、C、B、A,按表1测试其逻辑功能，记录之。

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(2) 计数器②及计数器③接成8421码十进制形式，同内容（1）进行逻辑功能测试。记录之。 (3) 将计数器①、②、③级连，进行逻辑功能测试。记录之。

5、 电子秒表的整体测试

各单元电路测试正常后，按图1把几个单元电路连接起来，进行电子秒表的总体测试。

先按一下按钮开关K2，此时电子秒表不工作，再按一下按钮开关K1，则计数器清零后便开始计时，观察数码管显示计数情况是否正常，如不需要计时或暂停计时，按一下开关K2，计时立即停止，但数码管保留所计时之值。

6、 电子秒表准确度的测试

利用电子钟或手表的秒计时对电子秒表进行校准。 五、实验报告

1、 总结电子秒表整个调试过程。

2、 分析调试中发现的问题及故障排除方法。 六、预习报告

1、 复习数字电路中RS触发器，单稳态触发器、时钟发生器及计数器等 部分内容。

2、 除了本实验中所采用的时钟源外，选用另外两种不同类型的时钟源， 可供本实验用。画出电路图，选取元器件。

3、 列出电子秒表单元电路的测试表格。 4、 列出调试电子秒表的步骤。

实验十四 电子密码锁

一．实验要求

设计一个8位串行数字锁，验证其操作。具体要求如下：

（1）.开锁代码为8位二进制数，当输入代码的位数和位值与锁内给定的密码一致时，方可开锁，点亮开锁指示灯。

（2）.要求锁内给定的密码是可调的，且预置方便。 （3）.能对输入代码进行显示。 二．实验原理

电子密码锁电路种类很多，可以由不同的电路实现。下面给出一种方案：用R-S触发器与四位数值比

69

较器设计的8位密码电子开关。其中电子密码开关为设计的基础部分，其它扩展电路如，输入计时，输入次数限制，错误报警都是在以实现它为基础，设计者也可以根据自己的需要和兴趣在此基础上再加入新的功能。

数据比较器有三种输出，我们取A=B这种情况。电路中设有8个密码设置开关。可以预设密码。只有当输入和密码数据相同时输出的LED灯才会亮。

此模块的硬件连接图如下:

接译码器 S0 Q0 S1 Q1 S2 Q2 S3 Q3 R0 R1 R2 A0 AGTB A1 AEQB A2 ALTB A3 B0 B1 OAGTB B2 OAEQB B3 OALTB “0” “1” “0” Vcc · R R3 Vcc 2k R0 R1 R2 R3 S0 Q0 S1 Q1 S2 Q2 S3 Q3 B0 ALTB B1 AEQB B2 AGTB B3 A0 A1 OAGTB A2 OAEQB A3 OALTB 接译码器

其中两个RS触发器的S0～S3接密码输入按钮开关，两个数值比较器的A0～A3接预制密码拨码开关。两个RS触发器的Q0～Q3接译码器用来把输入密码的BCD码转换为十进制显示。（注意只能显示0-9，而实际上输入的状态为16个）。R为启动清零开关，每次重新输入密码前均要先按下启动开关清零。

三．实验所用器件：4RS锁存器4043×2，四位比较器74LS85×2，按钮开关9个（其中一个为启动清零开关），拨动开关8个，LED显示器1个和七段数码管2个。 四．可扩展的地方：

1：输入可以在拨码开关设置好以后由一个启动开关控制整体输入，如可以用8位D触发器来控制整体输入。

2：预制密码也可以象1那样整体由一个开关整体输入。

3：设定输入时间限制。输入必须在规定的时间内完成，否则输入无效，要求重新输入。

70

4：加入伪键。加入这样的键能增强密码的安全性。如当按下这样的键时，把某些位复位，或则关掉输入开关等等。

5：加入输入次数控制。输入用某个开关控制，开关量的输入产生计数输入到计数器，当达到计数上限如3时，锁定输入，或者报警。

6：报警喇叭。 五．实验报告要求

1．画出所用芯片的引脚图及其功能表。

2．详细分析电路工作原理，说明电路如何实现实验要求。 3．总结该电路的设计、调试方法。 4．分析实验中出现的故障及解决办法。 5．实验结果分析。

实验十五 数字钟

一．实验目的：

1．掌握用数字集成电路设计数字钟的基本原理和方法；

2．熟悉典型集成电路的逻辑功能，掌握N进制计数器的设计与实现。 二．实验原理：

如图1所示，数字钟由振荡器，计数器，译码器和显示器电路组成，计时周期为24小时，显示满刻度为23时59分59秒。 1．振荡电路

71

振荡器产生的脉冲信号是整个系统的时钟信号，它直接决定计时系统的精度，它可由晶振经分频电路获得,也可由其它振荡电路产生,读者可自行选择。

图1 数字钟原理框图

2．计数器

数字钟的计数电路是由两个六十进制和一个二十四进制（或十二进制）计数器实现的。六十进制 计数器由一个十进制计数器和一个六进制计数器组成。分别对秒（或分）的个位和十位进行计数。 3．译码与显示电路

在数字钟的电路中，译码器的输入信号就是计数器的输出信号，计数器输出的四位BCD码经译码后，，变成某个十进制数字对应的控制电平，去驱动数码管的各段发光，从而把该十进制数显示出来。

三．设计要求

1．设计一个时钟振荡器，再用分频的办法获得一个1Hz的脉冲信号。 2．正点报时要求在59分59秒开始。 3．具有校时、校分电路。 四．实验报告

1．画出所用芯片的引脚图和功能表。

72

2．画出完整的逻辑电路图，并说明电路的工作原理。 3．总结调试中遇到的问题及其解决办法。 4．收获及体会。

第三部份 课程设计

实验十六 简易脉宽测量电路

脉宽测量设计用来测量一个PWM波的高电平持续时间进而可以实现信号的占空比测量。 一． 设计要求

用常用数字电路IC设计一个脉宽测量，主要技术指标如下：

1) 能显示三位计数值，时间单位为毫秒。

1） 被测量脉冲的频率范围1HZ~100HZ，10KHZ的时间基准信号由信号发生器提供。

73

2） 能测量信号的高低电平宽度，实现占空比测量。 3） 写出设计过程，画出逻辑图。

二． 要求完成的任务

1） 利用软件（如modelsin）进行设计输入，设计仿真，使其具备设计要求的逻辑功能。 2） 根据前期的设计搭建数字电路，调试系统。 3） 画出完整的电路图，写出设计总结报告

4） 基准频率由晶振电路分频产生，存储前后两次的测量数据，实现占空比测量。

三． 工作原理及设计思路

10KHZ的矩形脉冲信号由信号发生器提供，它和分频器组成一个时间标准信号电路，用以产生1ms的计时时间。通过计数器，译码器和显示器显示出被测脉冲的宽度。

被测量信号Fx为周期性矩形脉冲。在测量控制信号启动后，控制器使控制门只能让被测信号Fx的第一个正脉冲通过，从而测出脉冲宽度Tw的时间，因此，控制器应由触发器和门电路组成。 四．设计框图

总体框图如下：

10KHZ 分频器 显示器 1KHZ 主控门 译码器 被测信号 测量控制 控制门 计数器 控制器 清零K

五．参考原理图

以下是实现的一种参考方案：

74

接译码器

Vcc Fx

U1 U2A 1D 1SD 1CP 1Q 1RD

QD QC QB QA

QD QC QB QA ENT CO ENP

﹠

“1” 74LS160 ENP

LOAD ENT CLK CLR

74LS160 LOAD

CLK CLR

“1”

U1A 1D 1CP 1SD 1Q 1RD

﹠

U2B 2SD 2Q

1

U4 U5 U3

U2

﹠

标准信号

1

Vcc

2CP 2 RD 2D

Vcc

K

六． 电路原理

其中被测信号Fx为100HZ～1KHZ信号源，我们的主控门为U4，我们的标准信号源频率为1KHZ～10KHZ

信号源，U3输出为我们要测量的信号高电平持续时间。即当U3输出为1时，我们对标准信号源进行记数。

我们的控制门为U2和U3，U3输出被测量信号的一个高电平脉宽， U2A和U2B分别为被测信号源上升沿触发（置1）和下降沿触发（置0）。

U1A的1Q输出为预置信号，为0时有效，开始启动时，K置0，使U2A置0，U2B置1。然后，K置1，计数开始。这时如果被测信号上升沿到来，U2A置1开始打开主控制门开始计数，紧接着的下降沿使U2B置0，从而关掉控制门，计数完毕。但是由于启动时要求上升沿先到达以达到正确记数，所以要外加电路使电路在第一个下降沿之后开始工作，也就是U1A的作用，读者可以自行分析。接下来就只要扩展为1000进制计数器了。

七．所用的元器件：双D触发器74LS74×2，与非门74LS00×2，计数器74LS160×2，七段共阴数码管2个，开关1个。 八．思考扩展模块：

（1）.如何实现测量信号的占空比。 (2).提高测量的精度，进行误差分析。

九．课程设计报告 （1）.课题名称 (2).内容摘要

(3).设计内容及要求

75

(4)比较和选写设计的系统方案,画出系统框图 (5).单元电路设计、参数计算和器件选择

（6）.画出完整的电路图, 并说明电路的工作原理 (7).组装调试的内容。括: ①使用的主要仪器和仪表

a) 调试电路的方法和技巧

b) 测试的数据和波形并与计算结果比较分析 c) 调试中出现的故障、原因及排除方法。

（8）总结设计电路的特点和方案的优缺点，指出课题的核心及实用价值，提出改进意见和展望。 （9）列出系统所用的元器件清单。 （10）列出参考文献。 （11）收获、体会。

实验十七 数 字 频 率 计

数字频率计是用于测量信号（方波、正弦波或其它脉冲信号）的频率，并用十进制数字显示，它具有精度高，测量迅速，读数方便等优点。

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一．设计要求及技术指标 主要技术指标如下：

1）频率测量范围100Hz～10KHz 2)数字显示位数：4位数字LED显示 3）被测信号幅度U=5V（方波） 二．要求完成的任务

使用中、小规模集成电路设计与制作一台简易的数字频率计，应具下述功能： 1显示位数

要求能计4位十进制数 2、量程

第一档：最小量程档，最大读数是9.999KHz，闸门信号的采样时间为1s。 第二档：最大读数为99.99KHz，闸门信号的采样时间为0.1s。 第三档：最大读数为999.9KHz，闸门信号的采样时间为10ms。 第四档：最大读数为9999KHz，闸门信号的采样时间为1ms。 3、显示方式

(1)用七段LED数码管显示读数，做到显示稳定、不跳变。 (2)小数点的位置跟随量程的变更而自动移位。

(3)为了便于读数，要求数据显示的时间在0.5s～5s内连续可调。 4、具有“自检”功能。 5、被测信号为方波信号。

6、画出设计的数字频率计的电路总图。 7、组装和调试

(1)时基信号通常使用石英晶体振荡器输出的标准频率信号经分频电路获得。为了实验调试方便，可用实验设备上脉冲信号源输出的1KHz方波信号经3次10分频获得。 (2)按设计的数字频率计逻辑图在实验装置上布线。

(3)用1KHz方波信号送入分频器的CP端，用数字频率计检查各分频级的工作是否正常。用周期为1s的信号作控制电路的时基信号输入，用周期等于1ms的信号作被测信号，用示波器观察和记录控制电路输入、输出波形，检查控制电路所产生的各控制信号能否按正确的时序要求控制各个子系统。用周期为1s的信号送入各计数器的CP端，用发光二极管指示检查各计数器的工作是否正常。用周期为1s的信号作延时电路的输入，用数码管接延时电路的计数器输出端，检查延时电路的工作是否正常。若各个子系统的工作都正常了，再将各子系统连起来统调。

77

8、调试合格后，写出综合实验报告。 三、工作原理

脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为 f＝N／T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1S内记录1000个脉冲，则被测信号的频率为1000Hz。

本实验课题仅讨论一种简单易制的数字频率计，其原理方框图如图1所示。 图1 数字频率计原理框图

晶振产生较高的标准频率，经分频器后可获得各种时基脉冲（1ms，10ms，0.1s，1s等），时基信号的选择由开关S2控制。被测频率的输入信号经放大整形后变成矩形脉冲加到主控门的输入端，如果被测信号为方波，放大整形可以不要，将被测信号直接加到主控门的输入端。时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。若时基信号的周期为T，进入计数器的输入脉冲数为N，则被测信号的频率f＝N / T，改变时基信号的周期T，即可得到不同的测频范围。当主控门关闭时，计数器停止计数，显示器显示记录结果。此时控制电路CC4013（b）的Q2输出一个高电平至延时电路，开始计时，当达到所调节的延时时间时，延时电路输出一个复位信号，使计数器和所有的触发器置0，为后续新的一次取样作好准备，即能锁住一次显示的时间，使保留到接受新的一次取样为止。

当开关S2改变量程时，小数点能自动移位。

若开关S1，S3配合使用，可将测试状态转为“自检”工作状态（即用时基信号本身作为被测信号输入）。

四、基本单元电路的设计及工作原理

78

1、 控制电路

控制电路与主控门电路如图2所示。

主控电路由双D触发器CC4013及与非门CC4011构成。CC4013(a)的任务是输出闸门控制信号，以控制主控门(2)的开启与关闭。如果通过开关S2 选择一个时基信号，当给与非门(1)输入一个时基信号的下降沿时，门1就输出一个上升沿，则CC4013（a）的 Q1 端就由低电平变为高电平，将主控门2开启。允许被测信号通过该主控门并送至计数器输入端进行计数。相隔1s（或0.1s，10ms，1ms）后，又给与非门1输入一个时基信号的下降沿，与非门1输出端又产生一个上升沿，使CC4013（a）的Q1 端变为低电平，将主控门关闭，使计数器停止计数，同时Q1端产生一个上升沿，使CC4013（b）翻转成Q2＝1，Q2＝0，由于

Q2＝0，它立即封锁与非门1不再让时基信号进入CC4013（a），保证在显示读数的时间内 Q1 端始终保持低

电平，使计数器停止计数。

图2 控制电路及主控门电路

利用Q2端的上升沿送到下一级的延时电路。当到达所调节的延时时间时，延时电路输出端立即输出一个正脉冲，将计数器和所有D触发器全部置0。复位后，Q1＝0，Q1＝1，为下一次测量作好准备。当时基信号又产生下降沿时，则上述过程重复。 2.延时电路

延时电路如图3所示。

79

+5V

K

接CC4013（a）和(b)的R

﹠

﹠

1Hz

（4）

（5）

接频率计数器CC4518

的R

﹠

（3）

接CC4013(b)的Q2

Q0 Q1 Q2 Q3 CP CC4518 R

EN （C）

接CC4013(b)的Q2

“1”

图3 延时电路

当来自CC4013（b）的Q2=1时，与非门（3）开启，计数器CC4518(c)开始对1Hz的连续脉冲进行计数，当计数值为6时，Q1，Q2输出高电平，经与非门（4）输出低电平，则与非门（5）输出的高电平使CC4013（a）、(b)和频率计数器CC4518均清零，为下一次测量做准备。同时，由于清零后使CC4013（b）的Q2=1，使CC4518（c）复位，为下一次计时显示做准备。K为开机置零按钮。 五．扩展部分

1．如何测量正弦波和三角波信号的频率？

2.设计一个3次10分频电路将1KHz方波信号分频为100Hz、10Hz、1Hz输出。 3．如何使小数点随量程的改变而自动移位？ 六、实验设备与器件

1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、逻辑电平显示器 5、直流数字电压表 6、数字频率计

7、主要元器件（供参考）

74LS90(二—五—十进制加法计数器) 4只 CD4518双十进制同步计数器 4只 CC40192（同步十进制可逆计数器） 3只 CC4013（双D型触发器） 2只

80

CC4011（四2输入与非门） 3只 CC4069（六反相器） 1只 CC4001（四2输入或非门） 1只

CC4071（四2输入或门） 1只

2AP9 （二极管） 1只 电位器（1MΩ） 1只

电阻、电容 若干

七．课程设计报告 （1）.课题名称 (2).内容摘要

(3).设计内容及要求

(4)比较和选写设计的系统方案,画出系统框图 (5).单元电路设计、参数计算和器件选择

（6）.画出完整的电路图, 并说明电路的工作原理 (7).组装调试的内容。括: ①使用的主要仪器和仪表

1) 调试电路的方法和技巧

2) 测试的数据和波形并与计算结果比较分析 3) 调试中出现的故障、原因及排除方法。

（8）总结设计电路的特点和方案的优缺点，指出课题的核心及实用价值，提出改进意见和展望。 （9）列出系统所用的元器件清单。 （10）列出参考文献。 （11）收获、体会。

八．思考题：

1．如何扩展量程？譬如：要测量8964.6542KHz的频率信号,如何进行测量？ 2．如何测量正弦信号？

实验十八 拔河游戏机

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拔河游戏机是一种用数字信号模拟拔河比赛的实验装置。比赛双方通过控制指示灯的移动方向来模拟绳子被拉向哪一方，当指示灯先到达某一方的终点时，则判该方取胜。 一、设计要求

1．比赛双方各自拥有4盏（或7盏灯），每次只有一盏灯亮。通过点亮的指示灯的位置来判断绳子偏向于哪一方。比赛开始前，点亮的指示灯应位于双方的中点。

2．比赛开始后，无论哪方获胜，均要停止比赛，直到裁判宣布后方可重新比赛。

3．比赛要在规定的时间内决出胜负，否则，由记时电路停止比赛，直到裁判宣布后方可重新开始。 4．要求能显示双方获胜的局数。 二、实验任务

给定实验设备和主要元器件，按照电路的各部分组合成一个完整的拔河游戏机。

1、拔河游戏机需用15个（或9个）发光二极管排列成一行，开机后只有中间一个点亮，以此作为拔河的中心线，游戏双方各持一个按键，迅速地、不断地按动产生脉冲，谁按得快，亮点向谁方向移动，每按一次，亮点移动一次。移到任一方终端二极管点亮，这一方就得胜，此时双方按键均无作用，输出保持，只有经复位后才使亮点恢复到中心线。

2、显示器显示胜者的盘数

3.要有比赛时间控制和显示电路，当比赛停止后时间锁定，且必须复位后方可重新比赛。 三、实验原理

1、 实验电路框图如图1所示。

取胜锁定电路 4-16线译码器 计时电路 取胜计数器 译码器 取胜局数显示 比赛时间显示 按键 A、B 整形电路 可逆计数器 比赛时间控制电路 译码器

图1 拔河游戏机线路框图

按动复位键后，可逆计数器复位，输出4位二进制数0000，经译码器输出使中间的一只发光二极管

82

点亮。同时计时电路开始工作，当按动A、B两个按键时，分别产生两个脉冲信号，经整形后分别加到可逆计数器上，可逆计数器输出的代码经译码器译码后驱动发光二极管点亮并产生位移，当亮点移到任何一方终端后，则该方取胜。由于取胜锁定电路的作用，使这一状态被锁定，而对输入脉冲不起作用，同时使计时器停止工作。如按动复位键，亮点又回到中点位置，计时器清零，比赛又可重新开始。如规定时间到，仍没决出胜负，则比赛时间控制电路使可逆计数器的输出状态锁定，同时使计时电路停止工作。 将双方终端二极管的正端分别经两个与非门后接至二个十进制计数器，当任一方取胜，该方终端二极管点亮，产生一个脉冲使其对应的计数器计数。这样，计数器的输出即显示了胜者取胜的盘数。 2.拔 河游戏机基本功能的电路图（见图2）

图 2 拔河游戏机基本功能的线路图

四、实验设备及元器件

83

1、＋5V直流电源 2、 译码显示器 3、逻辑电平开关

4、CC4514 4线－16线译码／分配器 1只 CC40193 同步递增／递减 二进制计数器 1只 CC4518 十进制计数器 1只 CC4011 与非门 3只 CC4081 与门 1只 CC4030 异或门 1只 电阻 1K 4只

五、设计步骤

图1为拔河游戏机整机线路图。

可逆计数器CC40193原始状态输出4位二进制数0000，经译码器输出使中间的一只发光二极管点亮。当按动A、B两个按键时，分别产生两个脉冲信号，经整形后分别加到可逆计数器上，可逆计数器输出的代码经译码器译码后驱动发光二极管点亮并产生位移，当亮点移到任何一方终端后，由于控制电路的作用，使这一状态被锁定，而对输入脉冲不起作用。如按动复位键，亮点又回到中点位置，比赛又可重新开始。 将双方终端二极管的正端分别经两个与非门后接至二个十进制计数器CC4518的允许控制端EN，当任一方取胜，该方终端二极管点亮，产生一个下降沿使其对应的计数器计数。这样，计数器的输出即显示了胜者取胜的盘数。

1、 编码电路

编码器有二个输入端，四个输出端，要进行加 / 减计数，因此选用 CC40193双时钟二进制同步加 / 减计数器来完成。 2、整形电路

CC40193是可逆计数器，控制加减的CP脉冲分别加至5脚和4脚，此时当电路要求进行加法计数时，减法输入端CPD 必须接高电平；进行减法计数时，加法输入端CPU 也必须接高电平，若直接由A、B键产生的脉冲加到5脚或4脚，那么就有很多时机在进行计数输入时另一计数输入端为低电平，使计数器不能计数，双方按键均失去作用，拔河比赛不能正常进行。加一整形电路，使A、B二键出来的脉冲经整形后变为一个占空比很大的脉冲，这样就减少了进行某一计数时另一计数输入为低电平的可能性，从而使每按一次键都有可能进行有效的计数。整形电路由与门CC4081和与非门CC4011实现。 3、译码电路

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选用4－16线CC4514译码器。译码器的输出Q0～Q14 分别接15个（或9个）个发光二极管，二极管的负端接地，而正端接译码器；这样，当输出为高电平时发光二极管点亮。

比赛准备，译码器输入为0000，Q0 输出为“1”，中心处二极管首先点亮，当编码器进行加法计数时，亮点向右移，进行减法计数时，亮点向左移。 4、控制电路

为指示出谁胜谁负，需用一个控制电路。当亮点移到任何一方的终端时，判该方为胜，此时双方的按键均宣告无效。此电路可用异或门CC4030和与非门CC4011来实现。将双方终端二极管的正极接至异或门的两个输入端，当获胜一方为“1”，而另一方则为“0”，异或门输出为“1”，经非门产生低电平“0”，再送到CC40193计数器的置数端PE，于是计数器停止计数，处于预置状态，由于计数器数据端A、B、C、D和输出端QA、QB、QC、QD对应相连，输入也就是输出，从而使计数器对输入脉冲不起作用。 5、 胜负显示

将双方终端二极管正极经非门后的输出分别接到二个CC4518计数器的EN端，CC4518的两组4位BCD码分别接到实验装置的两组译码显示器的A、B、C、D插口处。当一方取胜时，该方终端二极管发亮，产生一个上升沿，使相应的计数器进行加一计数，于是就得到了双方取胜次数的显示，若一位数不够，则进行二位数的级联。胜负显示器的复位用一个开关来控制胜负计数器CC4518的清零端R，使其重新计数。 6、 复位

为能进行多次比赛而需要进行复位操作，使亮点返回中心点，可用一个开关控制CC40193的清零端R即可。

六．课程设计报告 （1）.课题名称 (2).内容摘要

(3).设计内容及要求

(4)比较和选写设计的系统方案,画出系统框图 (5).单元电路设计、参数计算和器件选择

（6）.画出完整的电路图, 并说明电路的工作原理 (7).组装调试的内容。括: 1）调试电路的方法和技巧

2）测试的数据和波形并与计算结果比较分析 3）调试中出现的故障、原因及排除方法。

（8）总结设计电路的特点和方案的优缺点，指出课题的核心及实用价值，提出改进意见和展望。 （9）列出系统所用的元器件清单。 （10）列出参考文献。 （11）收获、体会。 注：

85

1、 CC40193同步递增/递减二进制计数器引脚排列及功能 参照实验七 CC40192。

2、 CC4514 4线－16线译码器引脚排列及功能 A0～A3 — 数据输入端 INH — 输出禁止控制端 LE — 数据锁存控制端 Y0～Y15 — 数据输出端

输 入 LE INH A3 A2 A1 A0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 高电平输出端 YO Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 1 1 1 1 1 1 1 1 0 输 入 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 高电平Y9 Y10 Y11 Y12 Y13 Y14 Y15 无 ① LE INH A3 A2 A1 A0 输出端 × × × × × × × × ① 输出状态锁定在上一个LE＝“1”时，A0～A3的输入状态 3、 CC4518双十进制同步计数器引脚排列及功能 1CP、2CP — 时钟输入端 1R、2R — 清除端 1EN、2EN — 计数允许控制端 1Q0～1Q3 — 计数器输出端 2Q0～2Q3 — 计数器输出端 输 入 CP ↑ 0 ↓ × ↑ 1 ×

86

R 0 0 0 0 0 0 1 EN 1 ↓ × ↑ 0 ↓ × 输出功能 加 计 数 加 计 数 保 持 全部为“0” 附录 部份集成电路引脚排列 一．74系列部份集成电路引脚图

74ls00 2输入 四与非门 74ls01 2输入四与非门 (oc)

74ls04 六倒相器

74ls02 2输入四或非门

74ls08 2输入四与门 74ls10 3输入三与非门

87

74ls11 3输入三与门 74ls20 4

74ls21 4输入双与门 74ls27 3

74ls30 8输入与非门 74ls32 2

88

输入双与非门

输入三或非门

输入四或门

74ls48 bcd-七段译码器/驱动器 74ls85 4位数字比较器

74ls86 2输入四异或门 74ls90 十进制计数器

74ls112 负沿触发双j-k触发器(带预置端和清除端) 74ls138 3-8线译码器/多路转换器

89

74ls148 8线-3线八进制优先编码器 74ls160 可预置十进制计数器(异步清除)

74ls161 可预置四位二进制计数器(并清除异步) 74ls163 可预置四位二进制计数器(并清除异步)

74ls164 8位并行输出串行移位寄存器 74ls175 四d触发器

74ls175功能表

90

74ls190 同步可逆计数器(bcd,二进制) 74ls192 同步可逆计数器

74ls194 四位双向通用移位寄存器 74ls373 八d锁存器

74ls373功能表

91

二．CMOS集成电路引脚图

4001 四2输入或非门 4002 双4输入或非门

4011 四2输入与非门 4012双4输入与非门Y=/ABCD

4013 双D型触发器（带预置和清除端） 4014 8位串入/并入—串出移位寄存器

92

4025 三3输入或非门 4027 双J-K主从触发器（带置位和复位端）

4028 BCD—十进制译码器 4030 四异或门

输入 S R × × L L H L L H H H

4043 四或非R─S（三态）

4043功能表

输出 EN Q L 高阻 H 不变 H H H L H 不定 93

4068 8输入与非/与门

4069 六反相器 4070 四异或门

4071 四2输入或门

4072 双4输入或门

4073 三3输入与门

94

4081 四2输入与门

4082 双4输入与门 40106 六施密特触发器（反相）

40192、40193 可预置可逆计数器（双时钟） 4514、4515 4位锁存/4－16线译码器 4515输出H电平有效，4515输出L电平有效。

4518 双BCD同步加计数器 4553 三数字BCD 计数器

95